[發明專利]多層MOS器件及其制備方法

有效

• 申請號: 201811643642.8
• 申請日: 2018-12-29
• 公開（公告）號: CN109830463B
• 公開（公告）日: 2022-07-12
• 發明（設計）人: 殷華湘;張青竹;林翔
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L21/8234
• 分類號: H01L21/8234;H01L27/088
• 代理公司: 北京康信知識產權代理有限責任公司 11240
• 代理人: 韓建偉;董文倩

本發明提供了一種多層MOS器件及其制備方法。該制備方法包括以下步驟：S1，提供n層MOS器件，n為大于0的自然數，在n層MOS器件上形成半導體層，并在半導體層上依次形成柵氧層和假柵，至少部分柵氧層位于假柵與半導體層之間；S2，在對應假柵兩側的半導體層中形成金屬硅化物層，將金屬硅化物層作為金屬化源漏區或對金屬硅化物層進行摻雜形成金屬化源漏區，得到第n+1層MOS器件；S3，將第n層MOS器件與第n+1層MOS器件金屬互連。上述制備方法降低了常規工藝對摻雜激活溫度的需求，降低了雜質激活不充分所帶來的寄生和接觸電阻增大對器件的不利影響，改進了現有單芯片三維集成的工藝缺陷，提高了多層MOS器件的性能。

技術領域

本發明涉及半導體技術領域，具體而言，涉及一種多層MOS器件及其制備方法。

背景技術

CMOS集成電路微縮持續發展，器件從2D平面結構到3D FinFET，再到3D LateralGAA NW FET和3D Vertical GAA NW FET，未來將發展到縱向單芯片三維集成(M3D)。

基于CMOS集成電路的微系統集成也從三維封裝、系統級封裝(SiP)、多芯片三維系統集成(3D-SoC)向單芯片三維集成(3D-IC)方向發展，以持續減少微系統體積、減少電路延遲和功耗，大幅提升系統性能。

通過上述單芯片三維集成工藝能夠形成多層MOS器件，對于第一層MOS器件而言，通常采用傳統的制備工藝即能夠得到性能較高的MOS器件；而對于上層的MOS器件而言，由于MOS器件制備過程中的很多工藝步驟都需要在高溫條件下進行，如為了形成源漏區，需要在離子注入后進行高溫熱處理(溫度在1050℃左右)，以將注入離子激活，使其能夠擴散到一定區域，而在上述需要高溫條件下進行的工藝步驟中，較高的工藝溫度會對下方已經制備完成的MOS器件造成影響，從而為了避免高溫造成的影響，上層的MOS器件需要在低溫條件下進行制備。然而，低溫條件會導致器件性能受到影響，從而無法得到性能優異的多層MOS器件。

發明內容

本發明的主要目的在于提供一種多層MOS器件及其制備方法，以解決現有技術中多層MOS器件性能較差的問題。

為了實現上述目的，根據本發明的一個方面，提供了一種多層MOS器件的制備方法，包括以下步驟：S1，提供n層MOS器件，n為大于0的自然數，在n層MOS器件上形成半導體層，并在半導體層上依次形成柵氧層和假柵，至少部分柵氧層位于假柵與半導體層之間；S2，在對應假柵兩側的半導體層中形成金屬硅化物層，將金屬硅化物層作為金屬化源漏區或對金屬硅化物層進行摻雜形成金屬化源漏區，得到第n+1層MOS器件；S3，將第n層MOS器件與第n+1層MOS器件金屬互連。

進一步地，步驟S1中，在小于550℃的條件下形成半導體層，優選采用沉積工藝或鍵合工藝將半導體層形成于n層MOS器件中的頂層MOS器件上。

進一步地，半導體層為單晶硅、單晶鍺、單晶鍺硅、多晶硅和多晶鍺和多晶鍺硅中的任一種形成的單層或多層形成的疊層。

進一步地，在形成假柵的步驟之后，步驟S1還包括以下步驟：在假柵兩側的半導體層中形成源漏延伸區；形成位于假柵兩側的側墻，側墻覆蓋至少部分源漏延伸區。

進一步地，步驟S2中，在小于600℃的條件下形成金屬硅化物層。

進一步地，步驟S2包括以下步驟：S21，在位于假柵兩側的半導體層上沉積金屬材料；S22，對金屬材料進行熱處理，以使位于假柵兩側的部分半導體層與金屬材料反應，去除未反應的金屬材料，以得到金屬硅化物層，并將金屬硅化物層作為金屬化源漏區。

進一步地，步驟S2包括以下步驟：S21，在位于假柵兩側的半導體層上沉積金屬材料；S22，對金屬材料進行熱處理，以使位于假柵兩側的部分半導體層與金屬材料反應，去除未反應的金屬材料，以得到金屬硅化物層；S23，采用離子注入工藝對金屬硅化物層進行摻雜，以得到金屬化源漏區。