[發(fā)明專利]微處理器驗(yàn)證方法、裝置、電子設(shè)備及計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)

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• 申請(qǐng)?zhí)枺?/td>: 201811613856.0
• 申請(qǐng)日: 2018-12-27
• 公開（公告）號(hào): CN109857608A
• 公開（公告）日: 2019-06-07
• 發(fā)明（設(shè)計(jì)）人: 王飛
• 申請(qǐng)（專利權(quán)）人: 深圳云天勵(lì)飛技術(shù)有限公司
• 主分類號(hào): G06F11/26
• 分類號(hào): G06F11/26;G06F11/34
• 代理公司: 廣州三環(huán)專利商標(biāo)代理有限公司 44202
• 代理人: 郝傳鑫;熊永強(qiáng)

1.一種微處理器驗(yàn)證方法，其特征在于，包括：

通過激勵(lì)發(fā)生器產(chǎn)生激勵(lì)數(shù)據(jù)，其中所述激勵(lì)發(fā)生器是通過驗(yàn)證平臺(tái)建立的，所述激勵(lì)數(shù)據(jù)包括n個(gè)激勵(lì)指令；

將待驗(yàn)對(duì)象和參考模型綁定，使得所述參考模型附屬于所述待驗(yàn)對(duì)象，其中，所述待驗(yàn)對(duì)象是使用第一語言實(shí)現(xiàn)的，所述參考模型是使用第二語言實(shí)現(xiàn)的，所述參考模型是所述待驗(yàn)對(duì)象的參考標(biāo)準(zhǔn)；

將所述n個(gè)激勵(lì)指令發(fā)送至所述待驗(yàn)對(duì)象，得到n個(gè)第一輸出數(shù)據(jù)，其中所述n個(gè)第一輸出數(shù)據(jù)與所述n個(gè)激勵(lì)指令一一對(duì)應(yīng)；

控制所述參考模型從所述待驗(yàn)對(duì)象獲取所述n個(gè)激勵(lì)指令，得到n個(gè)第二輸出數(shù)據(jù)，其中所述n個(gè)第二輸出數(shù)據(jù)與所述n個(gè)激勵(lì)指令一一對(duì)應(yīng)；

對(duì)所述n個(gè)激勵(lì)指令中的第i個(gè)激勵(lì)指令對(duì)應(yīng)的第i個(gè)第一輸出數(shù)據(jù)和第i個(gè)第二輸出數(shù)據(jù)進(jìn)行斷言；

重復(fù)執(zhí)行上一步驟直至執(zhí)行n次，在n次斷言的結(jié)果均為成功的情況下，確定所述待驗(yàn)對(duì)象為通過。

2.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述方法還包括：

在所述n次斷言的結(jié)果中有一次斷言的結(jié)果為失敗的情況下，確定所述待驗(yàn)對(duì)象為未通過。

3.根據(jù)權(quán)利要求1或2所述的方法，其特征在于，所述方法還包括：

在所述第i個(gè)第一輸出數(shù)據(jù)和所述第i個(gè)第二輸出數(shù)據(jù)相同的情況下，確定第i次斷言的結(jié)果為成功；

在所述第i個(gè)第一輸出數(shù)據(jù)和所述第i個(gè)第二輸出數(shù)據(jù)不相同的情況下，確定第i次斷言的結(jié)果為失敗。

4.根據(jù)權(quán)利要求1-3任一項(xiàng)所述的方法，其特征在于，所述方法還包括：

利用仿真軟件對(duì)將所述第i個(gè)第一輸出數(shù)據(jù)和所述第i個(gè)第二輸出數(shù)據(jù)進(jìn)行波形仿真，得到第一波形和第二波形；

在所述第一波形和所述第二波形相同的情況下，確定第i次波形仿真的結(jié)果為通過；

在所述第一波形和所述第二波形不相同的情況下，確定第i次波形仿真的結(jié)果為未通過。

5.根據(jù)權(quán)利要求4所述的方法，其特征在于，所述方法還包括：

在所述第一波形和所述第二波形不相同的情況下，利用所述仿真軟件對(duì)所述待驗(yàn)對(duì)象進(jìn)行單步調(diào)試，從而定位所述待驗(yàn)對(duì)象的漏洞，其中所述單步調(diào)試是根據(jù)所述第一波形和所述第二波形的差異和斷言的結(jié)果一步一步跟蹤程序執(zhí)行的流程從而找出漏洞的過程。

6.根據(jù)權(quán)利要求1-5任一項(xiàng)所述的方法，其特征在于，所述激勵(lì)數(shù)據(jù)包括隨機(jī)激勵(lì)數(shù)據(jù)，和/或，定制激勵(lì)數(shù)據(jù)，所述隨機(jī)激勵(lì)數(shù)據(jù)是隨機(jī)產(chǎn)生的，所述定制激勵(lì)數(shù)據(jù)是預(yù)先定制的。

7.根據(jù)權(quán)利要求1-6任一項(xiàng)所述的方法，其特征在于，所述第一語言包括：Verilog語言，所述第二語言包括：SystemVerilog語言和SystemVerilog Assertion語言。

8.一種微處理器驗(yàn)證裝置，其特征在于，包括：

生成單元，用于通過激勵(lì)發(fā)生器產(chǎn)生激勵(lì)數(shù)據(jù)，其中所述激勵(lì)發(fā)生器是通過驗(yàn)證平臺(tái)建立的，所述激勵(lì)數(shù)據(jù)包括n個(gè)激勵(lì)指令；

綁定單元，用于將待驗(yàn)對(duì)象和參考模型綁定，使得所述參考模型附屬于所述待驗(yàn)對(duì)象，其中，所述待驗(yàn)對(duì)象是使用第一語言實(shí)現(xiàn)的，所述參考模型是使用第二語言實(shí)現(xiàn)的，所述參考模型是所述待驗(yàn)對(duì)象的參考標(biāo)準(zhǔn)；

發(fā)送單元，用于將所述n個(gè)激勵(lì)指令發(fā)送至所述待驗(yàn)對(duì)象，得到n個(gè)第一輸出數(shù)據(jù)，其中所述n個(gè)第一輸出數(shù)據(jù)與所述n個(gè)激勵(lì)指令一一對(duì)應(yīng)；

控制單元，用于控制所述參考模型從所述待驗(yàn)對(duì)象獲取所述n個(gè)激勵(lì)指令，得到n個(gè)第二輸出數(shù)據(jù)，其中所述n個(gè)第二輸出數(shù)據(jù)與所述n個(gè)激勵(lì)指令一一對(duì)應(yīng)；

斷言單元，用于對(duì)所述n個(gè)激勵(lì)指令中的第i個(gè)激勵(lì)指令對(duì)應(yīng)的第i個(gè)第一輸出數(shù)據(jù)和第i個(gè)第二輸出數(shù)據(jù)進(jìn)行斷言；

確定單元，用于重復(fù)執(zhí)行上一步驟直至執(zhí)行n次，在n次斷言的結(jié)果均為成功的情況下，確定所述待驗(yàn)對(duì)象為通過。

9.一種電子設(shè)備，其特征在于，包括處理器和存儲(chǔ)器，其中，所述存儲(chǔ)器用于存儲(chǔ)應(yīng)用程序代碼，所述處理器用于調(diào)用所述程序代碼，執(zhí)行如權(quán)利要求1-7任一權(quán)利要求所述的方法。

10.一種計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)，其特征在于，所述計(jì)算機(jī)存儲(chǔ)介質(zhì)存儲(chǔ)有計(jì)算機(jī)程序，所述程序被處理器執(zhí)行時(shí)使所述處理器執(zhí)行如權(quán)利要求1-7任一權(quán)利要求所述的方法。