[發(fā)明專利]集成電路芯片的凸點（Bump）盤布局方法

有效

• 申請?zhí)枺?/td>: 201811613847.1
• 申請日: 2018-12-27
• 公開（公告）號: CN111400988B
• 公開（公告）日: 2023-08-22
• 發(fā)明（設(shè)計）人: 陳繞所
• 申請（專利權(quán)）人: 北京憶芯科技有限公司
• 主分類號: G06F30/392
• 分類號: G06F30/392
• 代理公司: 北京卓特專利代理事務(wù)所(普通合伙) 11572
• 代理人: 陳變花

提供了集成電路芯片的凸點(Bump)盤布局方法。所提供的集成電路設(shè)計中的凸點(Bump)盤布局方法，包括：放置電路單元；從被放置的電路單元選出對凸點盤帶來的影響敏感的一個或多個電路單元；獲取所述一個或多個電路單元所在的一個或多個敏感區(qū)域；在所設(shè)計的集成電路表層放置凸點盤；識別位于所述一個或多個敏感區(qū)域在集成電路表層的對應(yīng)區(qū)域的一個或多個凸點盤；以及調(diào)整所述一個或多個凸點盤的位置使其離開所述一個或多個敏感區(qū)域在集成電路表層的對應(yīng)區(qū)域。

技術(shù)領(lǐng)域

本申請涉及集成電路領(lǐng)域，尤其涉及對集成電路芯片的凸點盤在芯片表面合理布局以提高芯片的良率方法。

背景技術(shù)

隨著半導(dǎo)體技術(shù)的快速發(fā)展，半導(dǎo)體集成電路的系統(tǒng)集成度越來越高，面積越來越大。面積的增大導(dǎo)致引線變長，從而引入IR壓降(電流乘以電阻引起的電壓下降，IRDrop)的問題。為了解決IR?Drop的問題，越來越多的集成電路芯片開始選擇使用FLIP-CHIP(倒片封裝)的設(shè)計。為實施倒片封裝，要在芯片表面設(shè)置多個凸點(Bump)，作為連接芯片內(nèi)部引線與外部封裝錫球的接觸區(qū)域。

發(fā)明內(nèi)容

然而，凸點具有較大的尺寸(相對于芯片的引線與元件)本身由于重力對周圍產(chǎn)生擠壓，在凸點生長(Bumping)的過程中由于壓力等原因?qū)χ車a(chǎn)生影響。特別是在芯片內(nèi)部，臨近凸點的區(qū)域存在對壓力敏感的電路，特別是諸如PLL(Phase-Lock?Loop，鎖相環(huán))的模擬電路時，凸點的存在會導(dǎo)致芯片電氣特性不穩(wěn)定，并導(dǎo)致芯片流片的良率下降。

發(fā)明人還進一步發(fā)現(xiàn)，PLL中的VCO(Voltage?Controlled?Oscillator，壓控振蕩器)對凸點格外敏感。因而提出本申請，以在對凸點進行布局時，避開PLL、特別是PLL的VCO所在區(qū)域，以減少凸點對芯片良率的影響，使得芯片能順利量產(chǎn)。

根據(jù)本申請的第一方面，提供了根據(jù)本申請第一方面的第一集成電路設(shè)計中的凸點(Bump)盤布局方法，包括：放置電路單元；從被放置的電路單元選出對凸點盤帶來的影響敏感的一個或多個電路單元；獲取所述一個或多個電路單元所在的一個或多個敏感區(qū)域；在所設(shè)計的集成電路表層放置凸點盤；識別位于所述一個或多個敏感區(qū)域在集成電路表層的對應(yīng)區(qū)域的一個或多個凸點盤；以及調(diào)整所述一個或多個凸點盤的位置使其離開所述一個或多個敏感區(qū)域在集成電路表層的對應(yīng)區(qū)域。

根據(jù)本申請第一方面的第一集成電路設(shè)計中的凸點盤布局方法，提供了根據(jù)本申請第一方面的第二集成電路設(shè)計中的凸點盤布局方法，還包括：若無法為第一凸點盤找到使其既能離開所述一個或多個敏感區(qū)域在集成電路表層的對應(yīng)區(qū)域又不違背集成電路設(shè)計的約束條件的位置，則刪除所述第一凸點盤。

根據(jù)本申請第一方面的第一或第二集成電路設(shè)計中的凸點盤布局方法，提供了根據(jù)本申請第一方面的第三集成電路設(shè)計中的凸點盤布局方法，還包括：對于位于第一敏感區(qū)域在集成電路表層的對應(yīng)區(qū)域的第一凸點盤，確定第一敏感區(qū)域在集成電路表層的第一對應(yīng)區(qū)域的中心；沿遠離第一對應(yīng)區(qū)域的中心的方向改變所述第一凸點盤的位置，使得所述第一凸點盤離開所述第一對應(yīng)區(qū)域。

根據(jù)本申請第一方面的第一集成電路設(shè)計中的凸點盤布局方法，提供了根據(jù)本申請第一方面的第四集成電路設(shè)計中的凸點盤布局方法，還包括：若無法為第一凸點盤找到使其既能離開所述一個或多個敏感區(qū)域在集成電路表層的對應(yīng)區(qū)域又不違背集成電路設(shè)計的約束條件的位置，則將所述第一凸點盤標記為待刪除狀態(tài)；以及調(diào)整所述一個或多個凸點盤中除所述第一凸點盤之外的其他凸點盤的位置使所述其他凸點盤離開所述一個或多個敏感區(qū)域在集成電路表層的對應(yīng)區(qū)域。

根據(jù)本申請第一方面的第四集成電路設(shè)計中的凸點盤布局方法，提供了根據(jù)本申請第一方面的第五集成電路設(shè)計中的凸點盤布局方法，還包括：刪除所有被標記為待刪除狀態(tài)的凸點盤。

根據(jù)本申請第一方面的第一至第五集成電路設(shè)計中的凸點盤布局方法之一，提供了根據(jù)本申請第一方面的第六集成電路設(shè)計中的凸點盤布局方法，其中所述一個或多個電路單元是模擬電路單元。