[發明專利]集成電路芯片的凸點（Bump）盤布局方法

有效

• 申請號: 201811613847.1
• 申請日: 2018-12-27
• 公開（公告）號: CN111400988B
• 公開（公告）日: 2023-08-22
• 發明（設計）人: 陳繞所
• 申請（專利權）人: 北京憶芯科技有限公司
• 主分類號: G06F30/392
• 分類號: G06F30/392
• 代理公司: 北京卓特專利代理事務所(普通合伙) 11572
• 代理人: 陳變花

1.一種集成電路設計中的凸點(Bump)盤布局方法，包括：

放置電路單元；

從被放置的電路單元選出對凸點盤帶來的影響敏感的一個或多個電路單元；

獲取所述一個或多個電路單元所在的一個或多個敏感區域；

在所設計的集成電路表層放置凸點盤；

識別位于所述一個或多個敏感區域在集成電路表層的對應區域的一個或多個凸點盤；以及

調整所述一個或多個凸點盤的位置使其離開所述一個或多個敏感區域在集成電路表層的對應區域。

2.根據權利要求1所述的方法，還包括：

若無法為第一凸點盤找到使其既能離開所述一個或多個敏感區域在集成電路表層的對應區域又不違背集成電路設計的約束條件的位置，則刪除所述第一凸點盤；

其中約束條件包括相鄰凸點盤的間距不小于指定閾值。

3.根據權利要求1或2所述的方法，還包括：

對于位于第一敏感區域在集成電路表層的對應區域的第一凸點盤，確定第一敏感區域在集成電路表層的第一對應區域的中心；

沿遠離第一對應區域的中心的方向改變所述第一凸點盤的位置，使得所述第一凸點盤離開所述第一對應區域。

4.根據權利要求1所述的方法，還包括：

若無法為第一凸點盤找到使其既能離開所述一個或多個敏感區域在集成電路表層的對應區域又不違背集成電路設計的約束條件的位置，則將所述第一凸點盤標記為待刪除狀態；以及

調整所述一個或多個凸點盤中除所述第一凸點盤之外的其他凸點盤的位置使所述其他凸點盤離開所述一個或多個敏感區域在集成電路表層的對應區域；

其中約束條件包括相鄰凸點盤的間距不小于指定閾值。

5.根據權利要求4所述的方法，還包括：

刪除所有被標記為待刪除狀態的凸點盤。

6.根據權利要求5所述的方法，其中

所述一個或多個敏感區域是PLL單元的VCO所在區域。

7.根據權利要求1或2所述的方法，還包括：

進行RDL設計，以在凸點盤與所述電路單元之間建立連線。

8.根據權利要求1或2所述的方法，其中

所述一個或多個敏感區域在集成電路表層的對應區域，是所述一個或多個敏感區域向所設計集成電路的表層投影而在所述表層得到的區域。

9.根據權利要求8所述的方法，其中

所述一個或多個敏感區域位于具有3D結構的集成電路的每層或臨近所述表層的多層。

10.一種計算機，包括存儲器、處理器及存儲在存儲器上并可在處理器上運行的程序，其特征在于，所述處理器執行所述程序時實現執行上述權利要求1-9之一所述的集成電路設計中的凸點(Bump)盤布局方法。