[發明專利]晶圓級封裝方法

有效

• 申請號: 201811604440.2
• 申請日: 2018-12-26
• 公開（公告）號: CN111370330B
• 公開（公告）日: 2022-05-10
• 發明（設計）人: 秦曉珊
• 申請（專利權）人: 中芯集成電路（寧波）有限公司
• 主分類號: H01L21/56
• 分類號: H01L21/56
• 代理公司: 上海知錦知識產權代理事務所(特殊普通合伙) 31327
• 代理人: 高靜;李麗

一種晶圓級封裝方法，包括：提供集成有第一芯片的器件晶圓，所述器件晶圓包括集成有所述第一芯片的第一正面以及與所述第一正面相背的第一背面，所述器件晶圓的第一正面上鍵合有第二芯片，所述第二芯片與所述器件晶圓通過熔融鍵合工藝實現鍵合，相鄰所述第二芯片與所述器件晶圓之間圍成塑封區；形成所述塑封區后，進行選擇性噴涂處理，向所述塑封區噴灑塑封料，且對所述塑封料進行固化處理，形成位于所述塑封區的塑封層，所述塑封層覆蓋所述器件晶圓，且覆蓋所述第二芯片的側壁。本發明采用選擇性噴涂處理，提高了封裝成品率。

技術領域

本發明實施例涉及半導體制造領域，尤其涉及一種晶圓級封裝方法。

背景技術

隨著超大規模集成電路的發展趨勢，集成電路特征尺寸持續減小，人們對集成電路的封裝技術的要求相應也不斷提高。現有的封裝技術包括球柵陣列封裝(Ball GridArray，BGA)、芯片尺寸封裝(Chip Scale Package，CSP)、晶圓級封裝(Wafer LevelPackage，WLP)、三維封裝(3D)和系統封裝(System in Package，SiP)等。

目前，為了滿足集成電路封裝的更低成本、更可靠、更快及更高密度的目標，先進的封裝方法主要采用晶圓級系統封裝(Wafer Level Package System in Package，WLPSiP)，與傳統的系統封裝相比，晶圓級系統封裝是在晶圓上完成封裝集成制程，具有大幅減小封裝結構的面積、降低制造成本、優化電性能、批次制造等優勢，可明顯的降低工作量與設備的需求。

晶圓級系統封裝主要包括物理連接和電性連接這兩個重要工藝，通常采用有機鍵合層(例如粘片膜)實現所述器件晶圓和待集成芯片之間的物理連接，并通過通孔刻蝕工藝(例如硅通孔刻蝕工藝)和電鍍技術實現半導體器件之間的電性連接。

發明內容

本發明實施例解決的問題是提供一種晶圓級封裝方法，提高封裝成品率。

為解決上述問題，本發明實施例提供一種晶圓級封裝方法，包括：提供集成有第一芯片的器件晶圓，所述器件晶圓包括集成有所述第一芯片的第一正面以及與所述第一正面相背的第一背面，所述器件晶圓的第一正面上鍵合有第二芯片，所述第二芯片與所述器件晶圓通過熔融鍵合工藝實現鍵合，相鄰所述第二芯片與所述器件晶圓之間圍成塑封區；形成所述塑封區后，進行選擇性噴涂處理，向所述塑封區噴灑塑封料，且對所述塑封料進行固化處理，形成位于所述塑封區的塑封層，所述塑封層覆蓋所述器件晶圓，且覆蓋所述第二芯片的側壁。

與現有技術相比，本發明實施例的技術方案具有以下優點：

本發明實施例在實現第二芯片和器件晶圓的鍵合后，相鄰第二芯片與器件晶圓之間圍成塑封區，隨后進行選擇性噴涂處理，向塑封區噴灑塑封料，且對位于塑封區的塑封料進行固化處理，形成覆蓋第二芯片側壁的塑封層。本發明避免了現有形成塑封層中第二芯片受到注塑壓力的問題，從而防止第二芯片發生變形或者破裂；并且，采用選擇性噴涂處理的方式能夠形成僅覆蓋第二芯片側壁的塑封層，因此塑封層內部應力小，相應的塑封層與所述第二芯片之間的界面性能好，二者之間的粘附性強，保證塑封層對第二芯片具有良好的密封效果。因此，本發明提供的系統級封裝方法，能夠提高形成的封裝結構的性能。

附圖說明

圖1和圖2是一種晶圓級封裝方法中各步驟對應的結構示意圖；

圖3至圖12是本發明晶圓級封裝方法一實施例中各步驟對應的結構示意圖。

具體實施方式

由背景技術可知，采用現有的晶圓級封裝方法制造的封裝結構的性能有待提高。

現結合一種晶圓級封裝方法進行分析。圖1及圖2為一種晶圓級封裝方法中各步驟對應的結構示意圖，通常的，晶圓級封裝方法包括以下步驟：

參考圖1，提供器件晶圓20以及鍵合于所述器件晶圓20上的多個芯片10。