[發明專利]扇出型晶圓級封裝方法

在審

• 申請號: 201811604438.5
• 申請日: 2018-12-26
• 公開（公告）號: CN111370329A
• 公開（公告）日: 2020-07-03
• 發明（設計）人: 秦曉珊
• 申請（專利權）人: 中芯集成電路（寧波）有限公司
• 主分類號: H01L21/56
• 分類號: H01L21/56;H01L21/48
• 代理公司: 上海知錦知識產權代理事務所(特殊普通合伙) 31327
• 代理人: 高靜;李麗

本發明提供一種扇出型晶圓級封裝方法，包括：提供多個芯片，所述芯片具有正面和與所述正面相對的背面，且芯片內具有電連接結構，正面暴露出電連接結構表面；提供載板；將多個芯片臨時鍵合于載板上，相鄰芯片與載板之間圍成塑封區；采用選擇性噴涂處理，向所述塑封區噴灑塑封料，且對位于所述塑封區的塑封料進行固化處理，形成覆蓋所述芯片側壁的塑封層；在形成所述塑封層之后，進行解鍵合處理以去除所述載板；形成再布線結構，所述再布線結構與所述電連接結構之間電連接。本發明采用選擇性噴涂處理的方式形成塑封層，有利于提高封裝效果，改善封裝結構的性能。

技術領域

本發明涉及半導體封裝技術領域，特別涉及一種扇出型晶圓級封裝方法。

背景技術

隨著超大規模集成電路的發展趨勢，集成電路特征尺寸持續減小，人們對集成電路的封裝技術的要求相應也不斷提高。現有的封裝技術包括球柵陣列封裝(Ball GridArray，BGA)、芯片尺寸封裝(Chip Scale Package，CSP)、晶圓級封裝(Wafer LevelPackage，WLP)、三維封裝(3D)和系統封裝(System in Package，SiP)等。

晶圓級封裝可以分為扇入型晶圓級封裝(fan-in Wafer Lever Package，FiWLP)和扇出型晶圓級封裝(Fan-out Wafer Level Package，FoWLP)。其中，扇出型晶圓級封裝不僅具有超薄、高I/O腳數等特性，還因省略黏晶、打線等而大幅減少材料及人工成本，產品具有體積小、成本低、散熱佳、電性優良、可靠性高等優勢。

然而，現有技術中采用扇出型晶圓級封裝形成的封裝結構性能有待提高。

發明內容

本發明解決的問題是提供一種扇出型晶圓級封裝方法，提高封裝形成的封裝結構的性能。

為解決上述問題，本發明提供一種扇出型晶圓級封裝方法，包括：提供多個芯片，所述芯片具有正面和與所述正面相對的背面，且所述芯片內具有電連接結構，所述正面暴露出所述電連接結構表面；提供載板；將所述多個芯片臨時鍵合于所述載板上，相鄰芯片與所述載板之間圍成塑封區；進行選擇性噴涂處理，向所述塑封區噴灑塑封料，且對位于所述塑封區的塑封料進行固化處理，形成覆蓋所述芯片側壁的塑封層；在形成所述塑封層之后，進行解鍵合處理以去除所述載板；在所述芯片上以及塑封層上形成再布線結構，所述再布線結構與所述電連接結構之間電連接。

與現有技術相比，本發明提供的技術方案具有以下優點：

本發明提供的扇出型晶圓級封裝方法的技術方案中，進行臨時鍵合，將芯片臨時鍵合至載板上，相鄰芯片與載板之間圍成塑封區；然后，采用選擇性噴涂處理，向所述塑封區噴灑塑封料，且對位于塑封區的塑封料進行固化處理，形成覆蓋所述芯片側壁的塑封層。本發明避免了現有形成塑封層中芯片受到注塑壓力的問題，從而防止芯片發生變形或者破裂；并且，采用選擇性噴涂處理的方式能夠形成僅覆蓋芯片側壁的塑封層，因此所述塑封層內部應力小，相應的所述塑封層與所述芯片之間的界面性能好，二者之間的粘附性強，保證所述塑封層對芯片具有良好的密封效果。因此，本發明提供的扇出型晶圓級封裝方法，能夠提高形成的封裝結構的性能。

可選的，采用噴頭在載板上方移動，當噴頭移動經過所述塑封區上方時，向塑封區噴灑塑封料，且所述噴頭移動經過同一塑封區上方至少兩次，以形成所述塑封層，并且噴頭前一次移動經過塑封區上方時的移動路徑與后一次移動經過同一塑封區上方時的移動路徑不同。不同移動路徑的噴頭噴灑的塑封料的厚度均勻性以及厚度分布情況有差異，由于同一塑封區上方的塑封料為經由不同移動路徑的噴頭噴灑的，兩次不同噴灑塑封料形成膜層的厚度分布情況相互彌補或者相互抵消，有利于進一步提高最終形成的塑封層的厚度均勻性。