[發明專利]定時控制器、包括其的調制解調器芯片和集成電路

有效

• 申請號: 201811601965.0
• 申請日: 2018-12-26
• 公開（公告）號: CN110012181B
• 公開（公告）日: 2021-12-28
• 發明（設計）人: 金敬珉;鄭元晳;崔一默;李俊昊;韓誠鐵;洪起俊;黃勝重
• 申請（專利權）人: 三星電子株式會社
• 主分類號: H04M11/06
• 分類號: H04M11/06;H04L29/06
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 張泓

一種調制解調器芯片包括：處理器，被配置為生成指令；定時控制器，被配置為在指令的執行時間分別生成與指令相對應的控制信號；以及多個知識產權塊，每個被配置為響應于控制信號中的對應的控制信號進行操作。定時控制器包括：堆排序電路，被配置為使用執行時間、基于堆排序、根據指令的執行次序對指令進行排序；參考計數器，被配置為生成參考時間；以及信號生成器，被配置為當參考時間匹配指令當中具有最高執行次序的當前指令的執行時間時生成與當前指令相對應的控制信號。

對相關申請的交叉引用

本申請要求于2017年12月26日提交的第10-2017-0180039號韓國專利申請以及于2018年10月10日提交的第10-2018-0120607號韓國專利申請的優先權，其公開通過引用被整體合并于此。

技術領域

本發明構思的示例性實施例涉及一種半導體集成電路，并且更具體地涉及一種基于堆排序(heap sorting)的實時定時控制器、包括其的調制解調器芯片以及包括實時定時控制器的集成電路。

背景技術

諸如調制解調器芯片之類的數字芯片集包括在準確的時間控制數個內部硬件的定時控制器。

盡管基于出現在數個內部硬件的事件之間的時間差(例如，增量(delta)時間)進行操作的定時控制器可以具有簡單的電路配置，但向定時控制器提供指令的處理器(例如，中央處理單元(CPU))典型地具有復雜的電路配置，其收集事件并且對事件排序、生成對應于事件的指令，以及根據執行次序順序地向定時控制器提供所生成的指令。由于處理器的復雜的電路配置，所以處理器的工作負荷和功耗較大。

替換地，基于每個事件的絕對時間(與增量時間相反)進行操作的定時控制器將指令存儲在其內部寄存器中，并且將每一個指令的執行時間與參考時間相比較，因此造成定時控制器的電路復雜度和占用面積的增加。

發明內容

本發明構思的示例性實施例提供一種定時控制器、一種包括其的調制解調器芯片以及一種包括定時控制器的集成電路，借此，處理器的工作負荷被減小，并且硬件的復雜度被降低。

根據本發明構思的示例性實施例，一種調制解調器芯片包括：處理器，被配置為生成包括不同的執行時間的指令；定時控制器，被配置為接收指令并且在指令的執行時間分別生成與指令相對應的控制信號；以及多個知識產權(IP)塊，每個被配置為響應于控制信號中的對應的控制信號來操作。定時控制器包括：堆排序電路，被配置為使用執行時間、基于堆排序、根據指令的執行次序對指令進行排序；參考計數器，被配置為通過對時鐘信號進行計數來生成參考時間；以及信號生成器，被配置為將參考時間與指令當中具有最高執行次序的當前指令的執行時間相比較，并且當參考時間匹配當前指令的執行時間時生成與當前指令相對應的控制信號。

根據本發明構思的示例性實施例，一種集成電路包括處理器、包括堆排序電路的定時控制器，以及多個功能塊。處理器被配置為在不同的時間輸出多個指令，每個指令包括執行時間。堆排序電路被配置為對在不同的時間從處理器接收到的多個指令以從最早執行時間到最遲執行時間的次序進行排序。當參考時間達到多個指令當中具有最早執行時間的指令的執行時間時，定時控制器被配置為生成與指令相對應的至少一個控制信號。多個功能塊中的每一個被配置為響應于由定時控制器生成的控制信號中的對應的控制信號來操作。

根據本發明構思的示例性實施例，一種定時控制器包括接口電路、指令緩沖器、堆排序電路、參考計數器和信號生成器。接口電路被配置為從處理器順序地接收多個指令，每個指令包括執行時間。指令緩沖器被配置為存儲多個指令中具有相對早的執行時間的一個或多個指令。堆排序電路被配置為使用執行時間、基于堆排序、根據執行次序對多個指令中除一個或多個指令之外的指令進行排序并且將排序的指令存儲在存儲區中。參考計數器被配置為通過對時鐘信號進行計數來生成參考時間。信號生成器被配置為從指令緩沖器接收一個或多個指令中具有最早執行時間的指令作為當前指令，并且當參考時間達到當前指令的執行時間時，生成表示與當前指令相對應的功能塊的操作時間的控制信號。

附圖說明