[發明專利]FPGA配置存儲器測試方法

在審

• 申請號: 201811590916.1
• 申請日: 2018-12-25
• 公開（公告）號: CN109801664A
• 公開（公告）日: 2019-05-24
• 發明（設計）人: 李小虎;王策;劉建明;張路;馬天賜
• 申請（專利權）人: 成都華微電子科技有限公司
• 主分類號: G11C29/08
• 分類號: G11C29/08;G11C29/56
• 代理公司: 成都惠迪專利事務所(普通合伙) 51215
• 代理人: 劉勛

FPGA配置存儲器測試方法，涉及集成電路技術，本發明包括下述功能測試：1)讀ID測試：僅施加JTAG_SIR_IDLE和JTAG_SDR_IDLE兩個控制指令，控制指令參數設置為讀ID指令；2)擦除測試：僅施加JTAG_SIR_IDLE、JTAG_SIR_IRPAUSE、JTAG_SDR_IDLE、JTAG_SDR_IRPAUSE這4個控制指令；3)驗空測試：僅施加JTAG_SIR_IDLE和JTAG_SDR_IDLE兩個指令；4)編程輸出配置測試：僅施加JTAG_SIR_IDLE和JTAG_SDR_IDLE兩個指令；5)輸出校驗測試：僅施加JTAG_SIR_IDLE和JTAG_SDR_IDLE兩個指令。本發明可使整體的FPGA配置存儲器的功能測試所需時間大大縮短。

技術領域

本發明涉及集成電路技術，特別涉及FPGA配置存儲器測試領域。

背景技術

現場可編程門陣列(FPGA)由于優異的靈活性，得到了廣泛的應用，市場上絕大多數的FPGA都是掉電不能保存配置數據，FPGA 配置存儲器應運而生，其重要性也不言而喻。

在FPGA配置存儲器測試中，90％以上的時間均是在進行功能測試。傳統的FPGA配置存儲器的功能測試中，常使用編程器或通用大規模集成電路測試系統(ATE)。其中ATE的測試向量往往來源于編程器，二者均通過JTAG(Joint Test Action Group)接口控制芯片進行功能測試，測試時間基本一致。

隨著FPGA的功能越來越復雜，所需的存儲器空間也越來越大，測試FPGA配置存儲器的時間成本也越來越高，實現高效的完成其測試是其能在市場競爭中勝出的重要保障。

發明內容

本發明所要解決的技術問題是：解決傳統測試FPGA配置存儲器的功能測試耗時長的問題。

本發明解決所述技術問題采用的技術方案是，FPGA配置存儲器測試方法，其特征在于，包括下述功能測試：

1)讀ID測試：僅施加JTAG_SIR_IDLE和JTAG_SDR_IDLE兩個控制指令，控制指令參數設置為讀ID指令，然后讀取FPGA輸出的ID數據，判斷輸出的ID數據是否滿足要求；

2)擦除測試：僅施加JTAG_SIR_IDLE、JTAG_SIR_IRPAUSE、 JTAG_SDR_IDLE、JTAG_SDR_IRPAUSE這4個控制指令，控制指令參數設置為擦除指令，然后判斷FPGA的狀態寄存器是否在指定的時間范圍內輸出正確狀態；

3)驗空測試：僅施加JTAG_SIR_IDLE和JTAG_SDR_IDLE兩個指令，控制指令參數設置為驗空指令，然后判斷FPGA的狀態寄存器是否在指定的時間范圍內輸出正確狀態；

4)編程輸出配置測試：僅施加JTAG_SIR_IDLE和JTAG_SDR_IDLE 兩個指令，控制指令參數設置為編程指令，并向FPGA輸入編程地址和編程數據模板，然后判斷FPGA的狀態寄存器是否在指定的時間范圍內輸出正確狀態；

5)輸出校驗測試：僅施加JTAG_SIR_IDLE和JTAG_SDR_IDLE兩個指令，控制指令參數設置為校驗指令，并向FPGA輸入編程地址和編程數據模板，判斷FPGA的狀態寄存器是否在指定的時間范圍內輸出正確狀態且讀取的數據是否正確。

進一步的，每個JTAG操作均使用連續時鐘。

本發明在編程器的基礎上對FPGA配置存儲器的控制的時序、指令進行優化，并在FPGA中集成優化后的編程、校驗等流程，使整體的FPGA配置存儲器的功能測試所需時間大大縮短。整合測試流程后，僅需在上位機單擊一次按鍵即可實現FPGA配置存儲器的所有功能測試。

附圖說明

圖1是編程器控制FPGA配置存儲器的部分時序。

圖2是硬件架構。