[發明專利]基于寄存器重定時的多流水級時序電路再綜合操作方法

有效

• 申請號: 201811587490.4
• 申請日: 2018-12-25
• 公開（公告）號: CN109815545B
• 公開（公告）日: 2023-04-07
• 發明（設計）人: 李鵬;李運娣;郭小波
• 申請（專利權）人: 河南工程學院
• 主分類號: G06F30/34
• 分類號: G06F30/34
• 代理公司: 鄭州優盾知識產權代理有限公司 41125
• 代理人: 張真真;栗改

本發明提出了一種基于寄存器重定時的多流水級時序電路再綜合操作方法，其步驟為：利用FPGA設計流程將硬件描述語言產生查找表電路；初始化查找表時序電路各流水級的時間裕量；利用查找表電路劃分錐集方法從輸入端口開始向輸出端口方向依次選擇查找表錐集電路；對查找表錐集電路進行再綜合操作：如果錐集電路未跨越寄存器，應用查找表再綜合操作方法處理；如果錐集跨越寄存器，查找表電路進行分類；依據時間裕量對再綜合后的電路取舍判斷。本發明利用時序電路流水線設計中的時間裕量，在關鍵路徑時延約束下更大限度的為查找表再綜合提供優化方案，優化后的電路占用資源更少，結構更為簡單，大量減少后續FPGA裝箱、布局、布線階段的工作量。

技術領域

本發明涉及查找表時序電路網表再綜合的技術領域，尤其涉及一種基于寄存器重定時的多流水級時序電路再綜合操作方法。

背景技術

在FPGA設計流程中，硬件程序員設計的硬件描述語言(Hardware?DescriptionLanguage，HDL)經過邏輯綜合產生門級網表(與非門電路網表)，門級網表經過映射產生查找表(Look?Up?Table，LUT)電路，查找表電路經過裝箱到FPGA的更大單元的邏輯塊中，然后經過布局布線最后生成可下載到FPGA的比特流文件，如圖1所示。查找表電路網表再綜合可以用布爾滿足性一致的電路(使用查找表更少)代替原來的電路，從而進行面積優化。文獻[Ling?A,Singh?D?P,Brown?S?D.FPGA?technology?mapping:a?study?of?optimality[C].Proceedings?of?Design?Automation?Conference.New?York:ACM,2005:427-432.]和[Cong?J,Minkovich?K.Improved?SAT-based?boolean?matching?using?implicants?forLUT-based?FPGAs[C].Proceedings?of?15th?International?Symposium?on?FieldProgrammable?Gate?Arrays.New?York:ACM,2007:139-147.]針對組合電路提出了布爾匹配的再綜合算法，但是上述方法沒有考慮到時序電路的關鍵路徑時延要求，無法應用在時序電路中。因為查找表再綜合在面積得到優化的同時可能會使路徑時延增加從而不能滿足時序電路關鍵路徑時延要求，針對該情況原有方案對路徑時延增加的再綜合方案進行簡單舍棄。而實際應用中，時序電路中各流水級中都有可以利用的時間裕量，可以用來補充查找表再綜合增加的路徑時延。文獻[李鵬，以時間裕量為參數的時序電路再綜合算法，《計算機輔助設計與圖形學學報》，22卷9期，2010年9月.]針對查找表輸出端口只驅動一條路徑的簡單查找表結構的情況，通過多輸入單輸出查找表寄存器重定時可以將后續流水級的時間裕量對前流水級進行補充。但是該算法并沒有考慮到多輸入多輸出查找表寄存器重定時的情況。而且多輸入多輸出查找表會對流水級電路中的時間裕量的使用產生一定的限制，并不是所有流水級存在的時間裕量都可以得到利用。

發明內容

針對現有方法對路徑時延增加的再綜合方案進行簡單舍棄的技術問題，本發明提出一種基于寄存器重定時的多流水級時序電路再綜合操作方法，計算多輸入多輸出查找表電路的時間裕量，可以有效利用多輸入多輸出查找表時序電路中的時間裕量從而使再綜合后的電路在關鍵路徑時延約束下達到面積最優。

為了達到上述目的，本發明的技術方案是這樣實現的：一種基于寄存器重定時的多流水級時序電路再綜合操作方法，其步驟如下：

步驟一：利用FPGA設計流程將用戶設計的硬件描述語言經過邏輯綜合和映射階段處理產生查找表電路；

步驟二：初始化查找表時序電路各流水級的時間裕量：利用多輸入多輸出查找表時序電路的時間裕量計算方法對查找表時序電路中各流水級和其內部路徑的時間裕量進行計算；

步驟三：利用查找表電路劃分錐集方法從輸入端口開始向輸出端口方向依次選擇查找表錐集電路；

步驟四：對查找表錐集電路進行再綜合操作：