[發明專利]堆疊狀的III-V半導體構件

有效

• 申請號: 201811569005.0
• 申請日: 2018-12-21
• 公開（公告）號: CN110034172B
• 公開（公告）日: 2022-06-24
• 發明（設計）人: V·杜德克
• 申請（專利權）人: 3-5電力電子有限責任公司
• 主分類號: H01L29/06
• 分類號: H01L29/06;H01L29/861;H01L29/739
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 郭毅

1.一種堆疊狀的III-V半導體構件(10)，其具有：

具有上側、下側和電式地起作用的5·10¹⁸-5·10²⁰N/cm³的摻雜物濃度的p⁺區域(12)，

具有上側和下側和10¹²-10¹⁷N/cm³的摻雜物濃度和10-300μm的層厚度(D2)的第一n^-層(14)，

具有上側、下側和至少10¹⁹N/cm³的摻雜物濃度的n⁺區域(16)，其中，

所述p⁺區域(12)、所述第一n^-層(14)和所述n⁺區域(16)以所提到的順序彼此相繼，分別單片式地構造并且分別包括GaAs化合物或者分別由GaAs化合物組成，

所述n⁺區域(16)或所述p⁺區域(12)構造為襯底層，

所述第一n^-層(14)包括具有至少10¹⁴N/cm³的濃度的缺陷，

所述p⁺區域(12)和所述n⁺區域(16)層狀地構造，

所述層狀的n⁺區域(16)和所述層狀的p⁺區域(12)分別與所述第一n^-層(14)材料鎖合地連接，

其中，所述第一n^-層(14)的下側與作為襯底的所述p⁺區域(12)的上側材料鎖合地連接，并且所述n⁺區域(16)的下側與所述第一n^-層(14)材料鎖合地連接，在所述第一n^-層(14)內，所述摻雜物濃度在從所述第一n^-層(14)的下側至所述第一n^-層(14)的上側的方向上以1.5至2.5的因子增大，

或者，

所述n⁺區域(16)構造為襯底，在所述襯底上布置所述第一n^-層(14)和所述p⁺區域(12)，從而所述n⁺區域的下側構成堆疊的下側并且所述堆疊的上側為所述p⁺區域的上側，在所述第一n^-層(14)內，所述摻雜物濃度在從所述p⁺區域(12)至所述n⁺區域(16)的方向上以1.5至2.5的因子增大。

2.根據權利要求1所述的堆疊狀的III-V半導體構件(10)，其特征在于，設有缺陷層(22)，所述缺陷層(22)具有在0.5μm和50μm之間的層厚度(D4)，并且，所述缺陷層(22)到所述第一n^-層(14)和所述p⁺區域(12)之間的邊界面的間距(A1)最高為所述第一n^-層(14)的層厚度(D2)的一半。

3.根據權利要求1至2中任一項所述的堆疊狀的III-V半導體構件(10)，其特征在于，所述層狀的p⁺區域(12)構造為具有50-500μm的層厚度(D1)的襯底，并且，所述層狀的n⁺區域(16)具有小于30μm的層厚度(D3)。

4.根據權利要求1至2中任一項所述的堆疊狀的III-V半導體構件(10)，其特征在于，所述層狀的n⁺區域(16)構造為具有50-400μm的層厚度(D3)的襯底，并且，所述層狀的p⁺區域(12)具有大于2μm的層厚度(D1)。

5.根據權利要求1至4中任一項所述的堆疊狀的III-V半導體構件(10)，其特征在于，所述p⁺區域(12)包括鋅。