[發(fā)明專利]用于讀寫操作的緩存電路和存儲器

有效

• 申請?zhí)枺?/td>: 201811543326.3
• 申請日: 2018-12-17
• 公開（公告）號: CN109671460B
• 公開（公告）日: 2020-08-25
• 發(fā)明（設(shè)計）人: 宋金星
• 申請（專利權(quán)）人: 上海貝嶺股份有限公司
• 主分類號: G11C16/12
• 分類號: G11C16/12;G11C16/26
• 代理公司: 上海弼興律師事務(wù)所 31283
• 代理人: 薛琦;羅朗

本發(fā)明公開了一種用于讀寫操作的緩存電路和存儲器，其中緩存電路設(shè)置有第一數(shù)據(jù)輸入輸出正端、第一數(shù)據(jù)輸入輸出負端、第二數(shù)據(jù)輸入輸出正端、第二數(shù)據(jù)輸入輸出負端、第一控制端、第二控制端、第三控制端；緩存電路包括：第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第一PMOS管、第二PMOS管、兩個開關(guān)單元。本發(fā)明采用同一電路結(jié)構(gòu)既實現(xiàn)寫緩存操作，又能夠進行讀操作，降低了存儲器的成本；并且，通過預(yù)充電機制，縮短了讀操作的周期，提高了存儲器的讀操作的速度。

技術(shù)領(lǐng)域

本發(fā)明屬于高速緩存技術(shù)領(lǐng)域，尤其涉及一種用于讀寫操作的緩存電路和存儲器。

背景技術(shù)

近年來，隨著MCU(單片機)和SIM(Subscriber Identification Module，用戶身份識別)卡等系統(tǒng)的廣泛應(yīng)用和升級，嵌入式存儲器在這些系統(tǒng)中所占的比重越來越大，它的性能直接決定了整個系統(tǒng)的性能。嵌入式存儲器系統(tǒng)往往包括寫通道和讀通道。圖1示出了存儲器的局部，寫通道包括寫操作緩存電路101。寫操作緩存電路101設(shè)置有數(shù)據(jù)輸入正端Din、數(shù)據(jù)輸入負端Dinb、數(shù)據(jù)輸出正端BL、數(shù)據(jù)輸出負端BLB。數(shù)據(jù)輸出正端BL、數(shù)據(jù)輸出負端BLB與存儲單元電連接，用于向存儲單元輸出一對差分數(shù)據(jù)信號，該一對差分數(shù)據(jù)信號表征一位(bit)數(shù)據(jù)，存儲單元存儲該一位數(shù)據(jù)。寫操作緩存電路101包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第一PMOS管MP1、第二PMOS管MP2、第一開關(guān)k1、第二開關(guān)k2。第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第一PMOS管MP1、第二PMOS管MP2構(gòu)成緩存單元102。在寫操作過程中，數(shù)據(jù)輸入正端Din、數(shù)據(jù)輸入負端Dinb用于接收來自數(shù)據(jù)輸入端口的一對差分數(shù)據(jù)信號。在寫操作的寫緩存周期中，開關(guān)控制信號CTR為低電平，第一開關(guān)k1、第二開關(guān)k2均斷開。在寫操作的寫緩存周期中，寫控制信號bkw先維持一段時間的高電平，第三NMOS管MN3、第四NMOS管MN4導(dǎo)通，數(shù)據(jù)輸入端口輸入的數(shù)據(jù)被寫入緩存單元102；然后，寫控制信號bkw轉(zhuǎn)換為低電平，第三NMOS管MN3、第四NMOS管MN4斷開，緩存單元102緩存寫入的數(shù)據(jù)。

圖1中的寫通道相關(guān)電路只能用于寫緩存操作，不能實現(xiàn)讀操作。存儲器的讀通道需要另外設(shè)置相關(guān)電路，存儲器的讀通道通常包括輸入緩沖、譯碼電路、靈敏放大器，占用的硬件資源較多，增加了存儲器的成本。另外，存儲器，尤其是高速存儲設(shè)備的性能主要由讀通道決定。在存儲器設(shè)計中如何提高讀取速度一直以來都是工程師們努力的方向。提高讀取速度，通常采用的辦法就是提高靈敏放大器的速度，靠這種方法提高速度是有限的，預(yù)充電的時間加上放大器感應(yīng)的時間一般都要100納秒以上，也就是說速度最高也就到10兆赫茲。現(xiàn)有技術(shù)的高速存儲設(shè)備的讀取速度，對20兆赫茲的SPI(串行外設(shè)接口)應(yīng)用，或者是33兆赫茲的嵌入式應(yīng)用來說，讀取速度不夠快，無法滿足其要求。

發(fā)明內(nèi)容

本發(fā)明要解決的技術(shù)問題是為了克服現(xiàn)有技術(shù)的存儲器的讀通道占用硬件資源較多、讀取速度不夠快的缺陷，提供一種低成本的用于讀寫操作的緩存電路和存儲器。

本發(fā)明是通過下述技術(shù)方案來解決上述技術(shù)問題：

本發(fā)明提供一種用于讀寫操作的緩存電路，緩存電路設(shè)置有第一數(shù)據(jù)輸入輸出正端、第一數(shù)據(jù)輸入輸出負端、第二數(shù)據(jù)輸入輸出正端、第二數(shù)據(jù)輸入輸出負端、第一控制端、第二控制端、第三控制端；

在輸入模式下，第一數(shù)據(jù)輸入輸出正端和第一數(shù)據(jù)輸入輸出負端用于從存儲器的數(shù)據(jù)輸入端口接收輸入差分數(shù)據(jù)；在輸出模式下，第一數(shù)據(jù)輸入輸出正端和第一數(shù)據(jù)輸入輸出負端用于向存儲器的敏感放大器輸出差分數(shù)據(jù)；

在輸入模式下，第二數(shù)據(jù)輸入輸出正端和第二數(shù)據(jù)輸入輸出負端用于從存儲器的存儲單元接收差分數(shù)據(jù)；在輸出模式下，第二數(shù)據(jù)輸入輸出正端和第二數(shù)據(jù)輸入輸出負端用于向存儲器的存儲單元輸出差分數(shù)據(jù)；