[發明專利]用于讀寫操作的緩存電路和存儲器

有效

• 申請號: 201811543326.3
• 申請日: 2018-12-17
• 公開（公告）號: CN109671460B
• 公開（公告）日: 2020-08-25
• 發明（設計）人: 宋金星
• 申請（專利權）人: 上海貝嶺股份有限公司
• 主分類號: G11C16/12
• 分類號: G11C16/12;G11C16/26
• 代理公司: 上海弼興律師事務所 31283
• 代理人: 薛琦;羅朗

1.一種用于讀寫操作的緩存電路，其特征在于，所述緩存電路設置有第一數據輸入輸出正端、第一數據輸入輸出負端、第二數據輸入輸出正端、第二數據輸入輸出負端、第一控制端、第二控制端、第三控制端；

在輸入模式下，所述第一數據輸入輸出正端和所述第一數據輸入輸出負端用于從存儲器的數據輸入端口接收輸入差分數據；在輸出模式下，所述第一數據輸入輸出正端和所述第一數據輸入輸出負端用于向所述存儲器的敏感放大器輸出差分數據；

在輸入模式下，所述第二數據輸入輸出正端和所述第二數據輸入輸出負端用于從所述存儲器的存儲單元接收差分數據；在輸出模式下，所述第二數據輸入輸出正端和所述第二數據輸入輸出負端用于向所述存儲器的存儲單元輸出差分數據；

所述緩存電路包括：第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第一PMOS管、第二PMOS管、第一開關單元、第二開關單元；

所述第一開關單元和所述第二開關單元均設置有第一數據端、第二數據端、開關控制端；所述第一開關單元和所述第二開關單元的開關控制端均與所述第三控制端電連接；

所述第三NMOS管的柵極和所述第四NMOS管的柵極均與所述第一控制端電連接，所述第三NMOS管的漏極與所述第一數據輸入輸出正端電連接，所述第三NMOS管的源極同時與所述第一PMOS管的柵極、所述第一NMOS管的柵極、所述第二PMOS管的漏極、所述第二NMOS管的漏極、所述第一開關單元的第一數據端電連接；

所述第四NMOS管的漏極與所述第一數據輸入輸出負端電連接，所述第四NMOS管的源極同時與所述第二PMOS管的柵極、所述第二NMOS管的柵極、所述第一PMOS管的漏極、所述第一NMOS管的漏極、所述第二開關單元的第一數據端電連接；

所述第一PMOS管的源極和所述第二PMOS管的源極均與電源端電連接；

所述第一NMOS管的源極和所述第二NMOS管的源極均與所述第五NMOS管的漏極電連接，所述第五NMOS管的柵極與所述第二控制端電連接，所述第五NMOS管的源極接地；

所述第一開關單元的第二數據端與所述第二數據輸入輸出正端電連接，所述第二開關單元的第二數據端與所述第二數據輸入輸出負端電連接。

2.如權利要求1所述的用于讀寫操作的緩存電路，其特征在于，所述第一開關單元和所述第二開關單元均包括傳輸門和反相器；所述傳輸門由一個NMOS管和一個PMOS管構成；

所述NMOS管的漏極和所述PMOS管的源極均與所述第一數據端電連接，所述NMOS管的源極和所述PMOS管的漏極均與所述第二數據端電連接，所述NMOS管的柵極和所述反相器的輸入端均與所述開關控制端電連接，所述反相器的輸出端與所述PMOS管的柵極電連接。

3.如權利要求2所述的用于讀寫操作的緩存電路，其特征在于，所述第一開關單元和所述第二開關單元的所述NMOS管均為增強型NMOS管。

4.如權利要求1所述的用于讀寫操作的緩存電路，其特征在于，在寫緩存周期中，所述第一控制端為高電平，所述第三控制端和所述第二控制端均為低電平。

5.如權利要求1所述的用于讀寫操作的緩存電路，其特征在于，讀操作周期依次包括預充電階段、數據讀出階段、數據發送階段；所述數據發送階段依次包括第一子階段和第二子階段；

在所述預充電階段，所述第一控制端為高電平，所述第二控制端為低電平，所述第三控制端為高電平；

在所述數據讀出階段，所述第一控制端為低電平，所述第二控制端為高電平，所述第三控制端為高電平；

在所述第一子階段，所述第一控制端為高電平，所述第二控制端為高電平，所述第三控制端為低電平；

在所述第二子階段，所述第一控制端為低電平，所述第二控制端為高電平，所述第三控制端為低電平。

6.如權利要求1所述的用于讀寫操作的緩存電路，其特征在于，寫緩存操作周期依次包括寫入階段和緩存階段；

在所述寫入階段，所述第一控制端為高電平，所述第二控制端為高電平，所述第三控制端為低電平；

在所述緩存階段，所述第一控制端為低電平，所述第二控制端為高電平，所述第三控制端為低電平。