[發明專利]K系列FPGA內部CLB模塊定位及通用性配置測試方法

有效

• 申請號: 201811518304.1
• 申請日: 2018-12-12
• 公開（公告）號: CN109655740B
• 公開（公告）日: 2021-07-27
• 發明（設計）人: 王立恒;項宗杰;徐導進
• 申請（專利權）人: 上海精密計量測試研究所;上海航天信息研究所
• 主分類號: G01R31/3185
• 分類號: G01R31/3185
• 代理公司: 上海航天局專利中心 31107
• 代理人: 余岢

1.一種K7系列FPGA內部CLB模塊定位及通用性配置測試方法，其特征在于，包括：

定位FPGA內部所有CLB模塊的具體位置；具體地，找到空洞的具體位置，采取空洞陣列地址取反設計；

對CLB模塊陣列進行左右對等分，每等分中同行CLB模塊并行，同列CLB模塊串行進行配置，實現CLB模塊資源的全覆蓋；具體地，CLB模塊配置策略采取并行+串行的策略，即CLB模塊的X陣列并行，Y陣列串行；不采用跳過“空洞”的策略，配置采取CLB模塊陣列對等分策略，當配置CLB左半陣列時，“空洞”陣列多出的部分會自動配置到右半CLB陣列，此時CLB左半陣列全部配置，然后配置圖形對調，配置CLB右半陣列，則右半陣列的“空洞”陣列多出的CLB模塊會自動分配到左半CLB陣列模塊，此時CLB右半陣列全部配置；

對配置的CLB模塊陣列進行內建自測試，通過實際輸出的數據與預期數據的比較，判斷CLB模塊陣列是否存在缺陷，若某個CLB模塊出現問題，根據輸出信號與時鐘的對應關系，定位CLB模塊出錯的具體位置；

所述內建自測試，從CLB模塊陣列形成的移位寄存器輸入端施加激勵信號，通過時鐘信號，將施加的激勵信號在Y陣列串行CLB模塊間順序傳遞，生成最頂端CLB模塊的預期數據；

在給定的測試周期內，每個時鐘周期移位寄存器最終輸出數據均要與預期數據進行比較；測試周期遠大于移位寄存器的最大位數，確保所有的寄存器能夠被測試，保證測試覆蓋性。