[發明專利]SRAM的6T存儲單元結構

有效

• 申請號: 201811515717.4
• 申請日: 2018-12-12
• 公開（公告）號: CN109494223B
• 公開（公告）日: 2021-04-13
• 發明（設計）人: 周曉君
• 申請（專利權）人: 上海華力集成電路制造有限公司
• 主分類號: H01L27/11
• 分類號: H01L27/11;H01L27/02
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 郭四華

本發明公開了一種SRAM的6T存儲單元結構，由第一和第二選擇管、第一和二PMOS管、第一和第二NMOS管連接成6T存儲單元結構，兩個選擇管分別形成在第一和二有源區中；兩個PMOS管形成在第三有源區中；兩個NMOS管形成在第四有源區中；第一和第二有源區都具有第一寬度，第三有源區具有第二寬度，第四有源區具有第三寬度，第三寬度大于第一寬度大于第二寬度，用以優化電路讀窗口和寫窗口，溝道區寬度相同的晶體管設置在相同的有源區中，各有源區都分別采用相同的寬度的設置，能防止有源區寬度漸變。本發明能消除有源區的寬度變化對晶體管的溝道長度和寬度的影響，從而能提高器件之間的匹配度并從而提高良率，能增大工藝窗口。

技術領域

本發明涉及半導體集成電路，特別是涉及一種SRAM的6T存儲單元結構。

背景技術

如圖1所示，是現有SRAM的6T存儲單元結構的版圖；圖2是圖1所示的現有SRAM的6T存儲單元結構的電路圖，現有SRAM的6T存儲單元結構由第一選擇管101、第二選擇管102、第一PMOS管103、第二PMOS管104、第一NMOS管105和第二NMOS管106這6個晶體管連接而成，所述第一PMOS管103和所述第二PMOS管104作為兩個上拉管(Pull Up，PU)，所述第一NMOS管105和所述第二NMOS管106作為兩個下拉管(Pull Down，PD)。圖1中，所述第一選擇管101也用PG1表示，所述第二選擇管102也用PG2表示，所述第一PMOS管103也用PU1表示，所述第二PMOS管104也用PU2表示，所述第一NMOS管105也用PD1表示，所述第二NMOS管106也用PD2表示。

圖1中，所述第一選擇管101和所述第一NMOS管105同時形成在有源區201d中，所述第二選擇管102和所述第二NMOS管106同時形成在有源區201a中，所述第一PMOS管103形成在有源區201c中。所述第二PMOS管104形成在有源區201d中。

現有結構中，所述第一選擇管101為NMOS管，所第二選擇管102為NMOS管。

所述6T存儲單元結構的6個晶體管的連接方式為：

所述第一選擇管101的柵極和所述第二選擇管102的柵極都連接到同一跟字線；所述第一選擇管101的源區連接第一位線BL，所述第二選擇管102的源區連接第二位線BLB，所述第二位線BLB和所述第一位線BL組成一對互為反相的位線結構；

所述第一PMOS管103的源區和所述第二PMOS管104的源區都連接到電源電壓Vdd。

所述第一PMOS管103的漏區、所述第一NMOS管105的漏區、所述第一選擇管101的漏區、所述第二PMOS管104的柵極、所述第二NMOS管106的柵極都連接到第一節點。

所述第二PMOS管104的漏區、所述第二NMOS管106的漏區、所述第二選擇管102的漏區、所述第一PMOS管103的柵極、所述第一NMOS管105的柵極都連接到第二節點。第一節點和第二節點儲存的信息為互為反相且互鎖。

所述第一NMOS管105的源區和所述第二NMOS管106的源區都接地Vss。

6個晶體管的柵極結構都采用多晶硅柵202。

另外，圖1中，所述第一NMOS管105和所述第一PMOS管103的多晶硅柵202連接成一體結構；所述第二NMOS管106和所述第二PMOS管104的多晶硅柵202連接成一體結構。

第一層金屬204通過對應的接觸孔203和底部的對應的結構如多晶硅柵202、源區或漏區連接。