[發(fā)明專利]基于粗粒度可重構(gòu)架構(gòu)的SM3算法輪迭代系統(tǒng)及迭代方法

有效

• 申請?zhí)枺?/td>: 201811514910.6
• 申請日: 2018-12-12
• 公開（公告）號: CN109672524B
• 公開（公告）日: 2021-08-20
• 發(fā)明（設(shè)計）人: 楊錦江;陸啟樂;趙利鋒;葛偉
• 申請（專利權(quán)）人: 東南大學(xué);東南大學(xué)—無錫集成電路技術(shù)研究所
• 主分類號: H04L9/08
• 分類號: H04L9/08;H04L9/06
• 代理公司: 南京經(jīng)緯專利商標(biāo)代理有限公司 32200
• 代理人: 葛瀟敏

本發(fā)明公開一種基于粗粒度可重構(gòu)架構(gòu)的SM3算法輪迭代系統(tǒng)及迭代方法，迭代系統(tǒng)包括系統(tǒng)總線、可重構(gòu)處理器和微處理器，可重構(gòu)處理器包括配置單元、輸入先進(jìn)先出寄存器組、輸出先進(jìn)先出寄存器組、通用寄存器堆和4個可重構(gòu)陣列塊，配置單元進(jìn)線口經(jīng)系統(tǒng)總線與微處理器連接，出線口與各可重構(gòu)陣列塊連接；輸入先進(jìn)先出寄存器組經(jīng)系統(tǒng)總線與微處理器連接；4個可重構(gòu)陣列塊分別與輸入/輸出先進(jìn)先出寄存器組、通用寄存器堆連接；4個可重構(gòu)陣列塊之間經(jīng)通用寄存器堆進(jìn)行數(shù)據(jù)儲存、讀取和傳遞；輸出先進(jìn)先出寄存器組經(jīng)系統(tǒng)總線與微處理器連接。此種技術(shù)方案在支持一定的靈活性的同時，通過提高對DES算法的并行度以及優(yōu)化流水線等實(shí)現(xiàn)SM3算法的高效運(yùn)算。

技術(shù)領(lǐng)域

本發(fā)明屬于嵌入式可重構(gòu)系統(tǒng)領(lǐng)域，特別涉及一種應(yīng)用于通信、加密等領(lǐng)域的基于大規(guī)模粗粒度嵌入式可重構(gòu)系統(tǒng)及其處理方法。

背景技術(shù)

通用處理器與專用集成電路(ASIC)是傳統(tǒng)的計算機(jī)系統(tǒng)結(jié)構(gòu)領(lǐng)域的兩大主流方法。然而，隨著應(yīng)用領(lǐng)域?qū)ο到y(tǒng)的性能、能耗、上市時間等指標(biāo)需求的不斷提高，這兩種傳統(tǒng)計算模式的弊端就暴露出來。

通用處理器方法適用范圍廣，但是計算效率低，專用集成電路雖然可以提高計算速度和計算效率，滿足性能需求，但是ASIC器件的靈活性很差。

為了在靈活性和計算效率之間實(shí)現(xiàn)很好的權(quán)衡，可重構(gòu)計算(reconfigurablecomputing)技術(shù)應(yīng)運(yùn)而生。可重構(gòu)計算是當(dāng)前計算機(jī)系統(tǒng)結(jié)構(gòu)領(lǐng)域的發(fā)展趨勢之一，它的架構(gòu)介于通用處理器和ASIC之間，并且綜合了二者長處。它通過對可重構(gòu)設(shè)備進(jìn)行配置，可以使之由一個通用的計算平臺轉(zhuǎn)化為一個專用的硬件系統(tǒng)，以完成具體的計算任務(wù)，相當(dāng)于計算任務(wù)同時在時間和空間上展開，顯示出了應(yīng)用的靈活性和很高的計算性能。此外，可重構(gòu)計算技術(shù)還具有系統(tǒng)能耗低、可靠性高、上市時間短等優(yōu)勢。這些優(yōu)勢使得可重構(gòu)計算技術(shù)在各個應(yīng)用領(lǐng)域尤其是嵌入式應(yīng)用領(lǐng)域有著廣闊的應(yīng)用前景。很多在嵌入式領(lǐng)域中的主流應(yīng)用，例如多媒體應(yīng)用、加/解密應(yīng)用以及通信應(yīng)用等都非常適合利用可重構(gòu)計算技術(shù)實(shí)現(xiàn)。當(dāng)前的可重構(gòu)計算技術(shù)主要還是用于尖端技術(shù)領(lǐng)域中的計算平臺，但隨著可重構(gòu)邏輯器件成本逐漸降低，運(yùn)行時可重構(gòu)計算技術(shù)不斷完善，我們有理由相信可重構(gòu)計算技術(shù)具備的種種優(yōu)勢會使其在更多的領(lǐng)域里大有作為。

目前國內(nèi)外已研究有多重可重構(gòu)系統(tǒng)，如ReMAP，AsAP，DRP等。但是，這些陣列的互聯(lián)方式較為簡單，在SM3算法輪迭代運(yùn)算中需要大量的比特移位以及較多的輪數(shù)，因此運(yùn)算的效率和速度較低。傳統(tǒng)的可重構(gòu)計算系統(tǒng)在SM3的運(yùn)算效率與運(yùn)算周期方面存在較大問題。

發(fā)明內(nèi)容

本發(fā)明的目的，在于提供一種基于粗粒度可重構(gòu)架構(gòu)的SM3算法輪迭代系統(tǒng)及迭代方法，利用可重構(gòu)技術(shù)的并行性處理、運(yùn)算模塊獨(dú)立可配置等優(yōu)點(diǎn)，在支持一定的靈活性的同時，通過提高對DES算法的并行度以及優(yōu)化流水線等方法實(shí)現(xiàn)SM3算法的高效運(yùn)算。

為了達(dá)成上述目的，本發(fā)明的解決方案是：

一種基于粗粒度可重構(gòu)架構(gòu)的SM3算法輪迭代系統(tǒng)，包括系統(tǒng)總線、可重構(gòu)處理器和微處理器，其中，所述可重構(gòu)處理器包括配置單元、輸入先進(jìn)先出寄存器組、輸出先進(jìn)先出寄存器組、通用寄存器堆和4個可重構(gòu)陣列塊，所述配置單元的進(jìn)線口通過系統(tǒng)總線與微處理器連接，且配置單元的出線口分別與各個可重構(gòu)陣列塊連接；而所述輸入先進(jìn)先出寄存器組通過系統(tǒng)總線與微處理器連接；4個可重構(gòu)陣列塊分別與輸入先進(jìn)先出寄存器組連接，同時又分別與輸出先進(jìn)先出寄存器組連接，且這4個可重構(gòu)陣列塊均與通用寄存器堆連接；4個可重構(gòu)陣列塊之間通過通用寄存器堆互相進(jìn)行數(shù)據(jù)的儲存、讀取和傳遞；所述輸出先進(jìn)先出寄存器組通過系統(tǒng)總線與微處理器連接；