[發(fā)明專利]基于粗粒度可重構(gòu)架構(gòu)的SM3算法輪迭代系統(tǒng)及迭代方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201811514910.6
• 申請(qǐng)日: 2018-12-12
• 公開(kāi)（公告）號(hào): CN109672524B
• 公開(kāi)（公告）日: 2021-08-20
• 發(fā)明（設(shè)計(jì)）人: 楊錦江;陸啟樂(lè);趙利鋒;葛偉
• 申請(qǐng)（專利權(quán)）人: 東南大學(xué);東南大學(xué)—無(wú)錫集成電路技術(shù)研究所
• 主分類號(hào): H04L9/08
• 分類號(hào): H04L9/08;H04L9/06
• 代理公司: 南京經(jīng)緯專利商標(biāo)代理有限公司 32200
• 代理人: 葛瀟敏

1.一種基于粗粒度可重構(gòu)架構(gòu)的SM3算法輪迭代系統(tǒng)，其特征在于：包括系統(tǒng)總線、可重構(gòu)處理器和微處理器，其中，所述可重構(gòu)處理器包括配置單元、輸入先進(jìn)先出寄存器組、輸出先進(jìn)先出寄存器組、通用寄存器堆和4個(gè)可重構(gòu)陣列塊，所述配置單元的進(jìn)線口通過(guò)系統(tǒng)總線與微處理器連接，且配置單元的出線口分別與各個(gè)可重構(gòu)陣列塊連接；而所述輸入先進(jìn)先出寄存器組通過(guò)系統(tǒng)總線與微處理器連接；4個(gè)可重構(gòu)陣列塊分別與輸入先進(jìn)先出寄存器組連接，同時(shí)又分別與輸出先進(jìn)先出寄存器組連接，且這4個(gè)可重構(gòu)陣列塊均與通用寄存器堆連接；4個(gè)可重構(gòu)陣列塊之間通過(guò)通用寄存器堆互相進(jìn)行數(shù)據(jù)的儲(chǔ)存、讀取和傳遞；所述輸出先進(jìn)先出寄存器組通過(guò)系統(tǒng)總線與微處理器連接；

所述SM3算法輪迭代系統(tǒng)包含5M+1張配置流程圖，微處理器通過(guò)分析SM3的特征來(lái)確定輪迭代的運(yùn)算流程，將多輪的輪迭代運(yùn)算的配置流程圖展開(kāi)成一幅數(shù)據(jù)流圖映射到可重構(gòu)處理器中形成配置信息發(fā)送給配置單元；微處理器通過(guò)系統(tǒng)總線發(fā)送明文數(shù)據(jù)給可重構(gòu)處理器，明文數(shù)據(jù)將存入輸入先進(jìn)先出寄存器組，微處理器并將初始數(shù)據(jù)、生成的密鑰和計(jì)算的中間數(shù)據(jù)存入通用寄存器堆中用于下一張圖的輪迭代；所述配置單元用于存儲(chǔ)配置信息，并將配置信息發(fā)送給各個(gè)可重構(gòu)陣列塊；

所述可重構(gòu)陣列塊包括讀端口運(yùn)算行選擇器、寫(xiě)端口運(yùn)算行選擇器以及N行可重構(gòu)陣列運(yùn)算行，且這N行可重構(gòu)陣列運(yùn)算行共享讀端口運(yùn)算行選擇器和寫(xiě)端口運(yùn)算行選擇器；其中，第m個(gè)配置流程圖中的讀端口運(yùn)算行選擇器記為第m個(gè)讀端口運(yùn)算行選擇器，第m個(gè)配置流程圖中的寫(xiě)端口運(yùn)算行選擇器記為第m個(gè)寫(xiě)端口運(yùn)算行選擇器，第m個(gè)配置流程圖中的第n行可重構(gòu)陣列運(yùn)算行記為第行可重構(gòu)陣列運(yùn)算行，m＝1,…,5M+1，n＝1,…,N，5M+1為配置流程圖的個(gè)數(shù)，N為可重構(gòu)陣列塊包括的可重構(gòu)陣列運(yùn)算行的行數(shù)，M,N取整數(shù)；且所述配置流程圖之間按順序依次連接，而每個(gè)可重構(gòu)陣列塊內(nèi)部的可重構(gòu)陣列運(yùn)算行之間按順序依次連接；在輪迭代中配置流程圖運(yùn)算得到的中間數(shù)據(jù)通過(guò)寫(xiě)端口運(yùn)算行選擇器存在通用寄存器堆中，而在輪迭代中配置流程圖運(yùn)算需要得到的中間數(shù)據(jù)通過(guò)讀端口運(yùn)算行選擇器讀取通用寄存器堆中存儲(chǔ)的信息；

所述每行可重構(gòu)陣列運(yùn)算行均包括X1個(gè)數(shù)據(jù)載入單元、X2個(gè)數(shù)據(jù)輸出單元和X3個(gè)32位運(yùn)算單元，每個(gè)運(yùn)算單元使用對(duì)應(yīng)的讀端口運(yùn)算行選擇器選擇任意三個(gè)上行或本行其它運(yùn)算單元輸出作為其輸入；第m個(gè)配置流程圖第n行可重構(gòu)陣列運(yùn)算行的第k1個(gè)數(shù)據(jù)載入單元記為第個(gè)數(shù)據(jù)載入單元，第m個(gè)配置流程圖第n行可重構(gòu)陣列運(yùn)算行的第k2個(gè)數(shù)據(jù)輸出單元記為第個(gè)數(shù)據(jù)輸出單元，第m個(gè)配置流程圖第n行可重構(gòu)陣列運(yùn)算行的第k3個(gè)運(yùn)算單元記為第個(gè)運(yùn)算單元，第個(gè)運(yùn)算單元的輸出記為第個(gè)運(yùn)算第，k1＝1...X₁,k2＝1...X₂,k3＝1...X₃,k4＝1...X₄,X1,X2,X3和X4均取整數(shù)；第m個(gè)讀端口運(yùn)算行選擇器讀取的上一步的中間數(shù)據(jù)以及接收解析配置解析模塊的配置信息來(lái)選擇中間數(shù)據(jù)流入的運(yùn)算單元；

第和個(gè)數(shù)據(jù)載入單元載入輸入先進(jìn)先出寄存器組中的數(shù)據(jù)，同時(shí)解析配置解析模塊的配置信息；在通過(guò)第1個(gè)讀端口運(yùn)算行選擇器讀取通用寄存器堆中的存儲(chǔ)的信息并根據(jù)解析的配置信息來(lái)選擇數(shù)據(jù)流入的對(duì)應(yīng)的置換網(wǎng)絡(luò)，該置換網(wǎng)絡(luò)為第和個(gè)運(yùn)算單元；第和個(gè)數(shù)據(jù)輸出單元暫存其對(duì)應(yīng)的第和個(gè)算術(shù)邏輯單元的結(jié)果并讀取配置信息決定將數(shù)據(jù)輸出到輸出先進(jìn)先出寄存器組、下一行可重構(gòu)陣列運(yùn)算行或通用寄存器堆；

第個(gè)數(shù)據(jù)載入單元解析配置解析模塊的配置信息，在通過(guò)第2,3個(gè)讀端口運(yùn)算行選擇器讀取通用寄存器堆中存儲(chǔ)的第5m個(gè)配置流程圖的運(yùn)行數(shù)據(jù)信息,并根據(jù)解析的配置信息來(lái)選擇數(shù)據(jù)流入的對(duì)應(yīng)的運(yùn)算，第個(gè)運(yùn)算單元進(jìn)行運(yùn)算，并將輸出數(shù)據(jù)暫存其對(duì)應(yīng)的第輸出單元，并將數(shù)據(jù)輸出到輸出先進(jìn)先出寄存器組、下一行可重構(gòu)陣列運(yùn)算行或通用寄存器堆。

2.如權(quán)利要求1所述的基于粗粒度可重構(gòu)架構(gòu)的SM3算法輪迭代系統(tǒng)，其特征在于：所述配置單元包括依次連接在一起的配置與控制接口、配置存儲(chǔ)器和配置解析模塊，且所述配置與控制接口和系統(tǒng)總線連接；微處理器依次通過(guò)系統(tǒng)總線和配置與控制接口將所需要的配置信息發(fā)送給配置存儲(chǔ)器，所述配置存儲(chǔ)器存儲(chǔ)發(fā)送過(guò)來(lái)的配置信息，而配置解析模塊用于解析配置存儲(chǔ)器的配置信息，且將解析的配置信息發(fā)送給可重構(gòu)陣列塊。