[發明專利]集成電路封裝件及其形成方法

有效

• 申請號: 201811476004.1
• 申請日: 2018-12-04
• 公開（公告）號: CN110112115B
• 公開（公告）日: 2021-10-22
• 發明（設計）人: 侯上勇;黃松輝;黃冠育;胡憲斌;林于順;黃賀昌;夏興國;洪志杰;施應慶;高金福;魏文信;郭立中;吳集錫;余振華
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L23/498
• 分類號: H01L23/498;H01L23/31;H01L25/075;H01L21/56
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

本發明的實施例提供了一種集成電路封裝件及其形成方法。該方法包括將集成電路管芯附接至第一襯底。形成偽管芯。偽管芯附接至第一襯底且與集成電路管芯相鄰。在第一襯底上方并且在偽管芯和集成電路管芯周圍形成密封劑。平坦化密封劑、偽管芯和集成電路管芯，密封劑的最上表面與偽管芯的最上表面和集成電路管芯的最上表面大致齊平。去除偽管芯的內部部分。偽管芯的剩余部分形成環形結構。

技術領域

本發明的實施例總體涉及半導體領域，更具體地，涉及集成電路封裝件及其形成方法。

背景技術

半導體器件用在諸如個人電腦、手機、數碼相機和其他電子設備的各種電子應用中。通常通過以下步驟來制造半導體器件：在半導體襯底上方依次沉積絕緣或介電層、導電層和半導體材料層；以及使用光刻來圖案化各種材料層，以在各種材料層上形成電路組件和元件。通常在單個半導體晶圓上制造數十或數百個集成電路。通過沿著劃線鋸切集成電路來分割單個管芯。然后，將單個管芯單獨地封裝在多芯片模塊中，或封裝在其他類型的封裝件中。

由于許多電子組件(例如，晶體管、二極管、電阻器、電容器等)的集成度的不斷提高，半導體產業經歷了快速發展。在很大程度上，集成度的這種提高源自最小特征尺寸的不斷減小(例如，將半導體工藝節點減小至亞20nm節點)，這允許將多個組件集成到給定區域內。由于對小型化的需求，近來更高速度和更大帶寬以及更低功耗和延遲已經得到發展，所以已經需要產生一種更小且更富創造性的半導體管芯封裝技術。

隨著半導體技術的進一步發展，已經出現了堆疊的半導體器件(例如，三維集成電路(3DIC))作為有效替代以進一步減小半導體器件的物理尺寸。在堆疊的半導體器件中，在不同的半導體晶圓上制造諸如邏輯、存儲器、處理器電路等的有源電路。兩個或多個半導體晶圓可以安裝或堆疊在彼此的頂部上以進一步降低半導體器件的形狀因子。疊層封裝(POP)器件是一種類型的3DIC，其中，封裝管芯然后將管芯與另一封裝的管芯或多個管芯封裝在一起。封裝件上芯片(COP)器件是另一種類型的3DIC，其中，封裝管芯，然后將管芯與另一管芯或多個管芯封裝在一起。

發明內容

根據本發明的一個方面，提供了一種形成封裝件的方法，包括：將集成電路管芯附接至第一襯底；形成偽管芯；將所述偽管芯附接至所述第一襯底，所述偽管芯與所述集成電路管芯相鄰；在所述第一襯底上方并且在所述偽管芯和所述集成電路管芯周圍形成密封劑；平坦化所述密封劑、所述偽管芯和所述集成電路管芯，所述密封劑的最上表面與所述偽管芯的最上表面和所述集成電路管芯的最上表面齊平；以及，去除所述偽管芯的內部部分，所述偽管芯的剩余部分形成環形結構。

根據本發明的另一個方面，提供了一種形成封裝件的方法，包括：將集成電路管芯附接至第一襯底的第一側；形成偽管芯，所述偽管芯包括位于所述偽管芯內的第一環形結構；將所述偽管芯附接至所述第一襯底的第一側，所述偽管芯與所述集成電路管芯相鄰；在所述第一襯底上方并且在所述偽管芯和所述集成電路管芯周圍形成模塑料，所述模塑料的頂面與所述偽管芯的最上表面、所述第一環形結構的最上表面和所述集成電路管芯的最上表面齊平；去除所述第一環形結構，在去除所述第一環形結構之后，所述偽管芯分離成內部區和外圍環形區；使所述偽管芯的內部區與所述第一襯底脫離，所述偽管芯的外圍環形區形成第二環形結構；將功能組件放置在所述第二環形結構內且在所述第一襯底的第一側上；以及將所述功能組件附接至所述第一襯底的第一側。

根據本發明的又一個方面，提供了一種封裝件，包括：襯底；第一集成電路管芯，接合至所述襯底的第一側；環形結構，接合至與所述第一集成電路管芯相鄰的所述襯底的第一側；密封劑，位于所述襯底上方并且位于所述環形結構和所述第一集成電路管芯周圍，所述密封劑的最上表面與所述環形結構的最上表面和所述第一集成電路管芯的最上表面齊平；以及功能組件，位于所述環形結構內并且接合至所述襯底的第一側。

附圖說明

當結合附圖進行閱讀時，從以下詳細描述可最佳地理解本發明的各個方面。應該注意，根據工業中的標準實踐，各個部件未按比例繪制。實際上，為了清楚的討論，各種部件的尺寸可以被任意增大或減小。