[發明專利]三維半導體存儲器件

在審

• 申請號: 201811462966.1
• 申請日: 2018-11-30
• 公開（公告）號: CN110021605A
• 公開（公告）日: 2019-07-16
• 發明（設計）人: 曹權純;姜書求;孫榮晥;金森宏治
• 申請（專利權）人: 三星電子株式會社
• 主分類號: H01L27/11524
• 分類號: H01L27/11524;H01L27/11529;H01L27/11548;H01L27/11556;H01L27/1157;H01L27/11573;H01L27/11575;H01L27/11582;H01L23/538
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 倪斌

一種三維半導體存儲器件包括：外圍邏輯結構，包括設置在半導體襯底上的多個外圍邏輯電路；水平半導體層，設置在外圍邏輯結構上；電極結構，包括豎直地交替堆疊在水平半導體層上的多個電極和絕緣層；以及貫通互連結構，穿透電極結構和水平半導體層，并且包括連接到外圍邏輯結構的貫通插塞。絕緣層中的第一絕緣層的側壁與貫通插塞間隔開第一距離。電極中的第一電極的側壁與貫通插塞間隔開大于第一距離的第二距離。

相關申請的交叉引用

本申請要求2017年12月1日向韓國知識產權局遞交的韓國專利申請No.10-2017-0164120的優先權，其整體公開一并于此以作參考。

技術領域

本發明構思的實施例涉及三維(3D)半導體存儲器件，更具體地，涉及具有改善的可靠性和集成密度的3D半導體存儲器件。

背景技術

半導體器件已高度集成，以提供優異的性能和低制造成本。半導體器件的集成密度直接影響制造成本。二維(2D)或平面半導體器件的集成密度主要由每個單位存儲單元所占據的面積確定。因此，2D或平面半導體器件的集成密度很大程度上受到用于形成精細圖案的技術的影響。然而，需要極其昂貴的設備來形成這些精細圖案。

發明內容

本發明構思的至少一個實施例提供了具有改善的可靠性和集成密度的三維(3D)半導體存儲器件。

在本發明構思的示例性實施例中，一種3D半導體存儲器件包括：外圍邏輯結構，包括設置在半導體襯底上的多個外圍邏輯電路；水平半導體層，設置在外圍邏輯結構上；電極結構，包括豎直地交替堆疊在水平半導體層上的多個電極和絕緣層；以及貫通互連結構，穿透電極結構和水平半導體層，并且包括連接到外圍邏輯結構的貫通插塞。絕緣層中的第一絕緣層的側壁與貫通插塞間隔開第一距離，并且電極中的第一電極的側壁與貫通插塞間隔開大于第一距離的第二距離。

在本發明構思的示例性實施例中，一種3D半導體存儲器件包括：外圍邏輯結構，包括設置在半導體襯底上的多個外圍邏輯電路；水平半導體層，設置在外圍邏輯結構上；電極結構，包括豎直地交替堆疊在水平半導體層上的多個電極和絕緣層，電極結構在豎直方向上彼此相鄰的絕緣層之間具有多個凹進區域；貫通絕緣圖案，穿透電極結構的一部分和水平半導體層的一部分，并且填充電極結構的凹進區域；以及多個貫通插塞，穿透貫通絕緣圖案并且連接到外圍邏輯結構。

在本發明構思的示例性實施例中，一種3D半導體存儲器件包括：外圍邏輯結構，包括設置在半導體襯底上的多個外圍邏輯電路；水平半導體層，設置在外圍邏輯結構上；電極結構，包括豎直地交替堆疊在水平半導體層上的多個電極和絕緣層；以及貫通互連結構，穿透電極結構和水平半導體層，并且包括連接到外圍邏輯結構的貫通插塞。貫通插塞與水平半導體層的側壁間隔開第一距離，并且第一距離大于電極結構的側壁與貫通插塞之間的最小距離。

在本發明構思的示例性實施例中，一種3D半導體存儲器件包括：外圍邏輯結構，包括設置在半導體襯底上的多個外圍邏輯電路；水平半導體層，設置在外圍邏輯結構上；電極結構，包括豎直地交替堆疊在水平半導體層上的多個電極和絕緣層，電極結構具有傾斜側壁；貫通絕緣圖案，穿透電極結構的一部分并且接觸電極結構的傾斜側壁；以及貫通插塞，穿透貫通絕緣圖案并且連接到外圍邏輯結構。

附圖說明

鑒于附圖和以下具體實施方式部分，本發明構思將變得更加清楚。

圖1是示意性地示出根據本發明構思的示例性實施例的三維(3D)半導體存儲器件的透視圖。

圖2是示出根據本發明構思的示例性實施例的3D半導體存儲器件的單元陣列的示意電路圖。

圖3是示出根據本發明構思的示例性實施例的3D半導體存儲器件的示意平面圖。

圖4是示出根據本發明構思的示例性實施例的3D半導體存儲器件的圖3的部分“A”的放大平面圖。