[發明專利]三維半導體存儲器件

在審

• 申請號: 201811462966.1
• 申請日: 2018-11-30
• 公開（公告）號: CN110021605A
• 公開（公告）日: 2019-07-16
• 發明（設計）人: 曹權純;姜書求;孫榮晥;金森宏治
• 申請（專利權）人: 三星電子株式會社
• 主分類號: H01L27/11524
• 分類號: H01L27/11524;H01L27/11529;H01L27/11548;H01L27/11556;H01L27/1157;H01L27/11573;H01L27/11575;H01L27/11582;H01L23/538
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 倪斌

1.一種三維3D半導體存儲器件，包括：

外圍邏輯結構，包括設置在半導體襯底上的多個外圍邏輯電路；

水平半導體層，設置在所述外圍邏輯結構上；

電極結構，包括豎直地交替堆疊在所述水平半導體層上的多個電極和絕緣層；以及

貫通互連結構，穿透所述電極結構和所述水平半導體層，并且包括連接到所述外圍邏輯結構的貫通插塞，

其中，所述絕緣層中的第一絕緣層的側壁與所述貫通插塞間隔開第一距離，并且

其中，所述電極中的第一電極的側壁與所述貫通插塞間隔開大于所述第一距離的第二距離。

2.根據權利要求1所述的3D半導體存儲器件，其中，所述水平半導體層的側壁與所述貫通插塞間隔開第三距離，并且所述第三距離大于所述電極結構的側壁與所述貫通插塞之間的最小距離。

3.根據權利要求2所述的3D半導體存儲器件，其中，所述水平半導體層的側壁與所述貫通插塞之間的第三距離不同于所述第二距離。

4.根據權利要求1所述的3D半導體存儲器件，其中，相比于距所述第一絕緣層而言，所述水平半導體層更靠近所述第一電極。

5.根據權利要求1所述的3D半導體存儲器件，其中，所述貫通插塞和與所述絕緣層中最上面的絕緣層相對應的第二絕緣層之間的距離大于所述第一距離。

6.根據權利要求1所述的3D半導體存儲器件，其中，所述貫通插塞與所述電極的側壁之間的距離隨著從所述水平半導體層到每個電極的豎直距離增加而增加。

7.根據權利要求1所述的3D半導體存儲器件，其中，所述貫通插塞與所述絕緣層的側壁之間的距離隨著從所述水平半導體層到每個絕緣層的豎直距離增加而增加。

8.根據權利要求1所述的3D半導體存儲器件，其中，所述貫通互連結構還包括圍繞所述貫通插塞的貫通絕緣圖案，并且

其中，所述貫通絕緣圖案包括朝向所述電極橫向突出且設置在所述絕緣層之間的突起。

9.根據權利要求8所述的3D半導體存儲器件，其中，所述貫通絕緣圖案的底表面的底部寬度小于所述貫通絕緣圖案的頂表面的頂部寬度。

10.根據權利要求8所述的3D半導體存儲器件，其中，所述電極結構的絕緣層包括第一絕緣材料，并且

其中，所述貫通絕緣圖案包括與所述第一絕緣材料不同的第二絕緣材料。

11.根據權利要求1所述的3D半導體存儲器件，其中，所述水平半導體層包括單元陣列區和連接區，

其中，所述電極結構從所述單元陣列區延伸到所述連接區上，并且在所述連接區上具有階梯結構，并且

其中，所述貫通互連結構與所述電極結構的階梯結構間隔開。

12.根據權利要求11所述的3D半導體存儲器件，還包括：

單元豎直結構，穿透所述單元陣列區上的電極結構；以及

虛設豎直結構，穿透所述連接區上的所述電極結構的階梯結構，

其中，所述單元豎直結構和所述虛設豎直結構中的每一個包括：

半導體圖案，連接到所述水平半導體層；以及

數據存儲層，圍繞所述半導體圖案的側壁。

13.根據權利要求1所述的3D半導體存儲器件，還包括：

接觸插塞，連接到所述電極結構的電極；以及

導線，將所述貫通插塞連接到所述接觸插塞之一。