[發明專利]發送電路、使用發送電路的半導體裝置和半導體系統

在審

• 申請號: 201811455411.4
• 申請日: 2018-11-30
• 公開（公告）號: CN110389618A
• 公開（公告）日: 2019-10-29
• 發明（設計）人: 鄭海康
• 申請（專利權）人: 愛思開海力士有限公司
• 主分類號: G06F1/12
• 分類號: G06F1/12;G11C7/22
• 代理公司: 北京弘權知識產權代理事務所(普通合伙) 11363
• 代理人: 許偉群;郭放

1.一種發送電路，包括：

時鐘生成電路，其被配置為通過基于多個數據中的至少一個對多個時鐘信號中的至少一個執行強調操作來生成多個輸出時鐘信號；以及

串行化器，其被配置為與所述多個輸出時鐘信號同步地輸出所述多個數據以作為輸出數據。

2.根據權利要求1所述的發送電路，其中，所述時鐘生成電路通過擴展所述多個時鐘信號的脈沖寬度來生成所述多個輸出時鐘信號。

3.根據權利要求1所述的發送電路，其中，所述時鐘生成電路通過使所述多個時鐘信號的邊沿的相位超前來生成所述多個輸出時鐘信號。

4.根據權利要求1所述的發送電路，其中，當在所述多個數據之中首先輸出具有高電平的數據時，所述時鐘生成電路通過對與具有高電平的所述數據同步的時鐘信號執行強調操作來生成輸出時鐘信號。

5.根據權利要求1所述的發送電路，其中，當在所述多個數據之中首先輸出具有低電平的數據時，所述時鐘生成電路通過對與具有低電平的所述數據同步的時鐘信號執行強調操作來生成輸出時鐘信號。

6.如權利要求1所述的發送電路，其中，當在具有低電平或高電平中的一個的數據被作為所述輸出數據連續輸出了閾值次數之后將具有另一電平的數據輸出為輸出數據時，所述時鐘生成電路通過對與具有所述另一電平的數據同步的時鐘信號執行強調操作來生成輸出時鐘信號。

7.根據權利要求1所述的發送電路，其中，所述時鐘生成電路包括：

數據檢測電路，其被配置為通過檢測所述多個數據的邏輯電平來生成強調控制信號；和

時鐘強調電路，其被配置為通過基于所述多個時鐘信號和所述強調控制信號對所述多個時鐘信號執行強調操作來生成所述多個輸出時鐘信號。

8.根據權利要求7所述的發送電路，其中，所述時鐘強調電路包括：

選通信號生成器，其被配置為基于所述強調控制信號從所述多個時鐘信號生成多個選通時鐘信號；以及

時鐘驅動器，其被配置為基于所述多個選通時鐘信號從所述多個時鐘信號生成所述多個輸出時鐘信號。

9.根據權利要求8所述的發送電路，其中，當特定的強調控制信號被使能時，所述選通信號生成器輸出具有比與所述特定的強調控制信號相關聯的時鐘信號更早的相位的時鐘信號，以作為選通時鐘信號。

10.根據權利要求8所述的發送電路，其中，所述時鐘驅動器通過基于所述多個選通時鐘信號使所述多個時鐘信號的相位超前來生成所述多個輸出時鐘信號。

11.一種發送電路，包括：

串行化器，其被配置為與第一輸出時鐘信號同步地輸出第n個數據，與第二輸出時鐘信號同步地輸出第(n+1)個數據，與第三個輸出時鐘信號同步地輸出第(n+2)個數據，以及與第四輸出時鐘信號同步地輸出第(n+3)個數據；以及

時鐘生成電路，其被配置為基于所述第n個數據、所述第(n+1)個數據、所述第(n+2)個數據和所述第(n+3)個數據從第一時鐘信號、第二時鐘信號、第三時鐘信號和第四時鐘信號生成所述第一輸出時鐘信號、所述第二輸出時鐘信號、所述第三輸出時鐘信號和所述第四輸出時鐘信號，

其中n是整數。

12.根據權利要求11所述的發送電路，其中，所述時鐘生成電路通過基于所述第n個數據、第(n+1)個數據、第(n+2)個數據和第(n+3)數據中的至少一個對所述第一至第四時鐘信號中的至少一個執行強調操作來生成所述第一至第四輸出時鐘信號。

13.根據權利要求12所述的發送電路，其中，在執行所述強調操作時生成的輸出時鐘信號具有比相應的時鐘信號更早的相位或更寬的脈沖寬度。