[發明專利]一種基于憶阻神經網絡的預測電路

有效

• 申請號: 201811454099.7
• 申請日: 2018-11-30
• 公開（公告）號: CN109711537B
• 公開（公告）日: 2020-09-11
• 發明（設計）人: 王延峰;韓高勇;孫軍偉;王英聰;劉鵬;黃春;張勛才;方潔;劉娜;周林濤;余培照;栗三一;鄧瑋
• 申請（專利權）人: 鄭州輕工業學院
• 主分類號: G06N3/063
• 分類號: G06N3/063;G06N3/08
• 代理公司: 鄭州優盾知識產權代理有限公司 41125
• 代理人: 鄭園;栗改

1.一種基于憶阻神經網絡的預測電路，其特征在于，包括憶阻神經網絡模塊、迭代器、信號輸入模塊和信號輸出模塊，信號輸入模塊的輸入端子與輸入信號相連接，信號輸入模塊的輸出端子與迭代器的第一輸入端子相連接，迭代器的第二輸入端子與憶阻神經網絡模塊的輸出端子相連接，迭代器的輸出端子分別與憶阻神經網絡模塊的輸入端和信號輸出模塊的輸入端子相連接，信號輸出模塊的輸出端子輸出電路的輸出信號；

所述憶阻神經網絡模塊包括一組輸入端子和一組輸出端子，迭代器包括一組輸出端子、一組第一輸入端子和一組第二輸入端子，所述迭代器的一組第一輸入端子與信號輸入模塊的一組輸出端子一一對應連接，信號輸入模塊把輸入信號轉換成符合憶阻神經網絡模塊要求的信號并傳送至迭代器，迭代器的第一輸入端子接收來自信號輸入模塊的信號以初始化迭代器；所述憶阻神經網絡模塊的一組輸出端子與迭代器的一組第二輸入端子一一對應連接，憶阻神經網絡模塊的一組輸入端子與迭代器的一組輸出端子一一對應連接，迭代器的一組輸出端子與信號輸出模塊的一組輸入端子一一對應連接，迭代器接收來自于憶阻神經網絡模塊的信息，并通過迭代器的輸出端子把信息傳遞到憶阻神經網絡模塊的輸入端子，完成迭代操作；信號輸出模塊接收來自于迭代器的信號并經過轉換后輸出信號；

所述迭代器包括8個并聯連接的迭代單元，迭代單元包括第一D觸發器和第二D觸發器，第一D觸發器的輸入端與憶阻神經網絡模塊的一個輸出端子相連接，第一D觸發器的控制端與第二時鐘信號相連接，第一D觸發器的輸出端和第一初始化輸入端子分別與或門的輸入端相連接，或門的輸出端與第二D觸發器的輸入端相連接，第二D觸發器的控制端與第三時鐘信號相連接，第二D觸發器的輸出端與第一緩沖門的輸入端相連接，第一緩沖門的輸出端為迭代器的輸出端子；所述第一D觸發器和第二D觸發器的異步置0端R'均與第二初始化輸入端子相連接，所述第一D觸發器和第二D觸發器的異步置1端S'均與第三初始化輸入端子相連接，第一初始化輸入端子、第二初始化輸入端子和第三初始化輸入端子分別與信號輸入模塊的輸出端子相連接。

2.根據權利要求1所述的基于憶阻神經網絡的預測電路，其特征在于，所述信號輸入模塊上設有第一時鐘信號，迭代器上設有第二時鐘信號和第三時鐘信號。

3.根據權利要求1所述的基于憶阻神經網絡的預測電路，其特征在于，所述憶阻神經網絡模塊包括一個8*8的憶阻陣列和八個電壓求和比較單元，憶阻陣列中每列8個憶阻的p極均與迭代器中相應的輸出端子相連接，憶阻陣列中每行8個憶阻的m極均與相應的電壓求和比較單元相連接，電壓求和比較單元的輸出為8個輸出端子。

4.根據權利要求3所述的基于憶阻神經網絡的預測電路，其特征在于，所述電壓求和比較單元包括第一運算放大器、第二運算放大器和第三運算放大器，第一運算放大器的反相輸入端與憶阻的m極相連接，第一運算放大器的反相輸入端通過第一電阻與第一運算放大器的輸出端相連接，第一運算放大器的輸出端與第二電阻相連接，第二電阻與第二運算放大器的反向輸入端相連接，第二運算放大器的反向輸入端通過第三電阻與第二運算放大器的輸出端相連接，第一運算放大器和第二運算放大器的同相輸入端均接地；所述第二運算放大器的輸出端與第三運算放大器的同相輸入端相連接，第三運算放大器的反相輸入端與電壓源相連接，第三運算放大器的輸出端為憶阻神經網絡模塊的一個輸出端子。