[發明專利]3D存儲器件及其制造方法

有效

• 申請號: 201811426714.3
• 申請日: 2018-11-27
• 公開（公告）號: CN109698201B
• 公開（公告）日: 2021-05-04
• 發明（設計）人: 劉藩東;華文宇;何佳;夏志良
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L27/11565
• 分類號: H01L27/11565;H01L27/1157;H01L27/11582
• 代理公司: 北京成創同維知識產權代理有限公司 11449
• 代理人: 蔡純;李向英

本申請公開了一種3D存儲器件及其制造方法。該3D存儲器件，包括：半導體襯底；柵疊層結構，位于半導體襯底上，包括交替堆疊的多個柵極導體層與多個層間絕緣層；以及多個溝道孔，分別設置在相應的存儲區域內，每個溝道孔貫穿柵疊層結構并與半導體襯底電相連；多個隔離結構，分別設置在相應的隔離區域內，每個隔離結構貫穿柵疊層結構以實現多個存儲區域之間的隔離；多個導電溝道，分布在隔離區域和存儲區域內，每個導電溝道貫穿柵疊層結構并與半導體襯底電相連，每個溝道孔至少與一個導電溝道相鄰設置，每個導電溝道用于通過半導體襯底向其周圍的溝道孔供電。根據本發明實施例的3D存儲器件不會因為刻蝕過量造成層間絕緣層的損害。

技術領域

本發明涉及存儲器技術，更具體地，涉及一種3D存儲器件及其制造方法。

背景技術

存儲器件的存儲密度的提高與半導體制造工藝的進步密切相關。隨著半導體制造工藝的特征尺寸越來越小，存儲器件的存儲密度越來越高。為了進一步提高存儲密度，已經開發出三維結構的存儲器件(即，3D存儲器件)。3D存儲器件包括沿著垂直方向堆疊的多個存儲單元，在單位面積的晶片上可以成倍地提高集成度，并且可以降低成本。

現有的3D存儲器件主要用作非易失性的閃存。兩種主要的非易失性閃存技術分別采用NAND和NOR結構。與NOR存儲器件相比，NAND存儲器件中的讀取速度稍慢，但寫入速度快，擦除操作簡單，并且可以實現更小的存儲單元，從而達到更高的存儲密度。因此，采用NAND結構的3D存儲器件獲得了廣泛的應用。

NAND結構的3D存儲器件包括：柵疊層結構、貫穿柵疊層結構的溝道孔以及導電通道，采用柵疊層結構提供選擇晶體管和存儲晶體管的柵極導體層，采用溝道孔提供選擇晶體管和存儲晶體管的溝道層與柵介質疊層，以及采用導電通道實現存儲單元串的互連。

然而，在3D存儲器件中，首先，為了避免金屬鎢在柵線隔槽中填充不均勻，以及為了避免柵線隔槽中的金屬鎢與柵極導體層之間因絕緣層損壞造成短路，需要將柵線隔槽的尺寸做得很大，由于柵線隔槽占據了存儲器件的大量空間，為保證存儲器件的存儲密度，需要將溝道孔的尺寸做得很小，因此提高了制作溝道孔的工藝難度。

其次，在形成柵極導體層的工藝中，需要經由柵線隔槽將其兩側的犧牲層去除，由于每個柵線隔槽之間間隔一定距離，為保證完全去除犧牲層需要過量刻蝕，因此會損傷靠近柵線隔槽的層間絕緣層。

最后，由于每個在柵線隔槽中形成的導電通道需要對位于其兩側的多排溝道孔供電，靠近導電通道的溝道孔與遠離導電通道的溝道孔由于距離原因，獲得的電壓并不均勻。

期望進一步改進3D存儲器件的結構及其制造方法，在實現對溝道孔進行供電實的同時，進一步提高器件的良率和可靠性。

發明內容

本發明的目的是提供一種改進的3D存儲器件及其制造方法，通過導電溝道向其周圍的溝道孔供電，實現了提高器件的良率和可靠性的目的。

根據本發明的一方面，提供一種3D存儲器件，包括：半導體襯底；柵疊層結構，位于所述半導體襯底上，包括交替堆疊的多個柵極導體層與多個層間絕緣層；多個溝道孔，分別設置在相應的存儲區域內，每個所述溝道孔貫穿所述柵疊層結構并與所述半導體襯底電相連；多個隔離結構，分別設置在相應的隔離區域內，每個所述隔離結構貫穿所述柵疊層結構以實現多個所述存儲區域之間的隔離；以及多個導電溝道，分布在所述隔離區域和所述存儲區域內，每個所述導電溝道貫穿所述柵疊層結構并與所述半導體襯底電相連，每個所述溝道孔至少與一個所述導電溝道相鄰設置，每個所述導電溝道用于通過所述半導體襯底向其周圍的所述溝道孔供電，其中，在各個所述隔離區域中，所述隔離結構至少包圍對應的所述導電溝道的側壁。

優選地，各個所述隔離區域呈條狀且沿第二方向平行設置，位于各個所述隔離區域內的多個所述導電溝道沿第一方向排布，其中，所述第二方向與所述第一方向呈90°。

優選地，位于各個所述隔離區域之外的多個所述導電溝道沿所述第二方向排布。