[發明專利]3D存儲器件及其制造方法

有效

• 申請號: 201811426714.3
• 申請日: 2018-11-27
• 公開（公告）號: CN109698201B
• 公開（公告）日: 2021-05-04
• 發明（設計）人: 劉藩東;華文宇;何佳;夏志良
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L27/11565
• 分類號: H01L27/11565;H01L27/1157;H01L27/11582
• 代理公司: 北京成創同維知識產權代理有限公司 11449
• 代理人: 蔡純;李向英

1.一種3D存儲器件，包括：

半導體襯底；

柵疊層結構，位于所述半導體襯底上，包括交替堆疊的多個柵極導體層與多個層間絕緣層；

多個溝道孔，分別設置在相應的存儲區域內，每個所述溝道孔貫穿所述柵疊層結構并與所述半導體襯底電相連；

多個隔離結構，分別設置在相應的隔離區域內，每個所述隔離結構貫穿所述柵疊層結構以實現多個所述存儲區域之間的隔離；

多個導電溝道，分布在所述隔離區域和所述存儲區域內，每個所述導電溝道貫穿所述柵疊層結構并與所述半導體襯底電相連，每個所述溝道孔至少與一個所述導電溝道相鄰設置，每個所述導電溝道用于通過所述半導體襯底中的共源區向其周圍的所述溝道孔供電；以及

第二絕緣層，位于所述導電溝道與所述柵極導體層之間，

其中，在各個所述隔離區域中，所述隔離結構的寬度不大于所述導電溝道的直徑，并且所述隔離結構、所述第二絕緣層以及層間絕緣層共同包圍對應的所述導電溝道的側壁。

2.根據權利要求1所述的3D存儲器件，其中，各個所述隔離區域呈條狀且沿第二方向平行設置，

位于各個所述隔離區域內的多個所述導電溝道沿第一方向排布，其中，所述第二方向與所述第一方向呈90°。

3.根據權利要求2所述的3D存儲器件，其中，位于各個所述隔離區域之外的多個所述導電溝道沿所述第二方向排布。

4.根據權利要求3所述的3D存儲器件，其中，所述多個溝道孔呈陣列排布，每行的溝道孔與相鄰行的溝道孔交錯排布。

5.根據權利要求4所述的3D存儲器件，其中，每隔預定行數的溝道孔設置所述隔離區域，以在兩行所述隔離區域之間形成一個所述存儲區域。

6.根據權利要求5所述的3D存儲器件，其中，所述預定行數包括3行。

7.根據權利要求5所述的3D存儲器件，其中，在每隔一行的隔離區域中，至少部分所述隔離結構在第一方向上間隔預定距離形成通道，以將相鄰的所述存儲區域相連。

8.根據權利要求4所述的3D存儲器件，其中，沿所述第一方向每隔預定列數的溝道孔設置一列所述導電溝道。

9.根據權利要求1所述的3D存儲器件，其中，每個所述導電溝道周圍設置有一組溝道孔，所述一組溝道孔以六邊形分布在所述導電溝道的周邊。

10.一種制造3D存儲器件的方法，包括：

在半導體襯底上形成柵疊層結構，包括交替堆疊的多個柵極導體層與多個層間絕緣層；

分別在相應的存儲區域內，貫穿所述柵疊層結構形成與所述半導體襯底電相連的多個溝道孔；

分別在相應的隔離區域內，貫穿所述柵疊層結構形成多個隔離結構，以實現多個所述存儲區域之間的隔離；以及

分別在相應的所述存儲區域與所述隔離區域內，貫穿所述柵疊層結構形成與所述半導體襯底電相連的多個導電溝道，每個所述溝道孔至少與一個所述導電溝道相鄰設置，每個所述導電溝道用于通過所述半導體襯底中的共源區向其周圍的所述溝道孔供電；以及

形成位于所述導電溝道與所述柵極導體層之間的第二絕緣層，

其中，在各個所述隔離區域中，所述隔離結構的寬度不大于所述導電溝道的直徑，并且所述隔離結構、所述第二絕緣層以及層間絕緣層共同包圍對應的所述導電溝道的側壁。

11.根據權利要求10所述的方法，其中，各個所述隔離區域呈條狀且沿第二方向平行設置，

位于各個所述隔離區域內的多個所述導電溝道沿第一方向排布，所述第二方向與所述第一方向呈90°。

12.根據權利要求11所述的方法，其中，位于各個所述隔離區域之外的多個所述導電溝道沿所述第二方向排布。