[發明專利]一種DDR3控制系統有效
| 申請號: | 201811426464.3 | 申請日: | 2018-11-27 |
| 公開(公告)號: | CN109582615B | 公開(公告)日: | 2022-04-12 |
| 發明(設計)人: | 車浩軍;吳志強;楊才明;陳建平;金乃正;金軍;朱瑪;陶濤;李勇;張琦;李康毅;崔泓;周劍峰;謝永海 | 申請(專利權)人: | 浙江雙成電氣有限公司;紹興建元電力集團有限公司;國網浙江省電力有限公司紹興供電公司 |
| 主分類號: | G06F13/16 | 分類號: | G06F13/16 |
| 代理公司: | 杭州華鼎知識產權代理事務所(普通合伙) 33217 | 代理人: | 項軍 |
| 地址: | 312000 浙江*** | 國省代碼: | 浙江;33 |
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| 摘要: | |||
| 搜索關鍵詞: | 一種 ddr3 控制系統 | ||
1.一種DDR3控制系統,包括DDR3控制器,所述控制器通過PHY模塊連接至DDR3存儲器,所述PHY模塊輸出串行化命令給所述DDR3存儲器,所述DDR3存儲器的操作命令包括ACTIVATE激活命令、READ讀取命令、WRITE寫入命令、NOP空操作命令、PRECHARGE預充電命令和REFRESH刷新命令,其特征在于,所述DDR3控制器包括命令仲裁模塊、命令解析模塊以及PHY接口模塊,所述命令仲裁模塊用于仲裁用戶讀寫DDR3存儲器的請求以及定時刷新DDR3的請求,并生成新的命令,所述命令解析模塊接收所述命令仲裁模塊輸出的命令,所述命令解析模塊計算出當前執行命令的種類以及對應時標并按時標方式組織形成執行命令,所述PHY接口將所述執行命令適配成PHY模塊需要的命令形式;
所述按時標方式組織的執行命令指:以DDR3存儲器接口時鐘的1/4頻率產生操作命令,一次產生4個命令,將READ/WRITE命令放置在4n的位置,
將ACTIVATE命令放置在4n+2的位置,將NOP命令放置在4n+1和4n+3的位置,REFRESH命令放置在ACTIVATE命令所在的位置,其中n為自然數。
2.根據權利要求1所述的DDR3控制系統,其特征在于,所述命令仲裁模塊生成新的命令中包括4比特的指示信號,所述4比特的指示信號為ACT指示信號、PRE指示信號、REF指示信號以及R/W指示信號。
3.根據權利要求2所述的DDR3控制系統,其特征在于,ACT指示信號為1,表示當前讀寫命令含有ACTIVATE激活命令,否則,REF指示信號為1,表示當前命令為REFRESH刷新命令,否則當前命令為不含ACTIVATE激活命令的讀寫命令,PRE指示信號用于指示當前的讀寫命令是否需要帶AUTO-PRECHARGE,R/W指示信號指示高讀低寫。
4.根據權利要求3所述的DDR3控制系統,其特征在于,所述指示信號產生的規則為:ACT指示信號:當前命令為REFRESH刷新命令或者當前讀寫命令帶有AUTO-PRECHARGE時,下一個讀寫命令必須帶有激活命令,即下一個讀寫命令中ACT指示信號置高;PRE指示信號:當前命令為刷新命令或者下一個讀寫命令非同一BANK存儲的同一行或者后續沒有讀寫命令,則PRE指示信號置高;REF指示信號:當前仲裁的是刷新命令請求時,則REF指示信號置高;R/W指示信號:直接使用當前命令的讀寫指示。
5.根據權利要求2所述的DDR3控制系統,其特征在于,所述命令仲裁模塊生成新的命令中還包括ADDR_DATA、BANK、ROW和COL信號,ADDR_DATA表示寫入DDR3存儲器的數據的讀地址,BANK、ROW和COL為DDR3存儲器的地址。
6.根據權利要求5所述的DDR3控制系統,其特征在于,所述命令解析模塊收到命令仲裁模塊送過來的命令,計算出當前命令的種類及對應時標,當前命令計算完成后需要鎖存狀態信息供下次計算使用。
7.根據權利要求6所述的DDR3控制系統,其特征在于,需要鎖存記錄的狀態信息包括:按BANK記錄當前ACTIVATE命令的時標;按BANK記錄當前READ/WRITE命令的R/W指示信號;當前READ/WRITE命令的時標;當前READ/WRITE命令的R/W指示信號;當前READ/WRITE命令的BANK信號;當前READ/WRITE命令的ROW信號;當前READ/WRITE命令的PRECHARGE時標。
8.根據權利要求6所述的DDR3控制系統,其特征在于,根據數據總線的情況來決定當前READ/WRITE命令的時標,從而推斷第一組ACTIVATE的時標;根據ACTIVATE命令的3種限制,來決定當前ACTIVATE的時標,從而推斷第二組ACTIVATE的時標,通過第一組ACTIVATE的時標與第二組ACTIVATE的時標取出最大組,其對應值的READ/WRETE時標為當前命令產生的最終DDR3存儲器時標命令。
9.根據權利要求8所述的DDR3控制系統,其特征在于,根據ACTIVATE命令的3種限制為:當前bank的前一個PRECHARGE時標加上PRECHARGE命令周期tRP,就為當前的ACTIVATE時標;按時標存儲各命令的RAM的讀地址加上4個周期,就為當前的ACTIVATE時標;四個ACTIVATE命令之間的窗口大小tFAW限制算出的時標,就為當前的ACTIVATE時標。
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