[發明專利]低冗余抗核加固的D鎖存器

在審

• 申請號: 201811416960.0
• 申請日: 2018-11-26
• 公開（公告）號: CN109586703A
• 公開（公告）日: 2019-04-05
• 發明（設計）人: 郭靖
• 申請（專利權）人: 中北大學
• 主分類號: H03K19/003
• 分類號: H03K19/003
• 代理公司: 哈爾濱市松花江專利商標事務所 23109
• 代理人: 畢雅鳳

低冗余抗核加固的D鎖存器，屬于集成電路可靠性中的抗核加固領域。解決了傳統的D鎖存器所需硬件多、功耗高、傳輸時間長，以及雖然可實現抗雙節點翻轉，但存在抗雙節點翻轉能力差，甚至無法實現對雙節點翻轉的容錯的問題。本發明包括NMOS晶體管N1至N20和PMOS晶體管P1至P12，所用器件少，體積小，結構簡單，由于所用器件少，從而降低整個鎖存器的功耗及擁有較低的硬件開銷。鎖存器輸入端的信號只通過一個傳輸門就可以傳輸到輸出端口，數據傳輸時間短，還能夠實現對任意單節點和雙節點翻轉的容錯，從而實現抗單節點和雙節點翻轉的容錯保護。本發明可以為高輻射環境(如航天航空以及地面核電站等)中集成電路芯片的應用提供保護。

技術領域

本發明屬于集成電路可靠性中的抗輻射加固領域。

背景技術

D鎖存器多用于集成電路中，在數字電路中作為時序電路的存儲元件，在某些運算器電路中有時采用D鎖存器作為數據暫存器。但是，由于鎖存器具有保存信息的功能，因此，外界輻射粒子將會改變其保存的信息，從而導致電子系統的錯誤。

傳統的D鎖存器一般是采用三模冗余來進行加固，缺點是所需硬件多、功耗高、傳輸時間長，以及雖然可實現抗雙節點翻轉，但存在抗雙節點翻轉的能力差，甚至無法實現對雙節點翻轉的容錯。因此，以上存在的問題亟需解決。

發明內容

本發明是為了解決傳統的D鎖存器所需硬件多、功耗高、傳輸時間長，以及雖然可實現抗雙節點翻轉，但存在抗雙節點翻轉的能力差，甚至無法實現對雙節點翻轉的容錯的問題，本發明提供了一種低冗余抗核加固的D鎖存器。

低冗余抗核加固的D鎖存器，包括NMOS晶體管N1至N20和PMOS晶體管P1至 P12；

晶體管P12的源極、晶體管N20的漏極和晶體管N16至N17的漏極連接后，作為鎖存器的一個數據輸入端D；

晶體管N18的漏極和晶體管N19的漏極連接后，作為鎖存器的另一個數據輸入端DN；鎖存器的兩個數據輸入端接收的信號相反；

晶體管P12的柵極和晶體管N15的柵極連接后，作為鎖存器的一個時鐘信號CLKN的輸入端；

晶體管N16至N20的柵極和晶體管P11的柵極連接后，作為鎖存器的另一個時鐘信號CLK的輸入端；鎖存器的兩個時鐘信號輸入端接收的信號相反；

晶體管P12的漏極、晶體管N20的源極、晶體管P11的漏極和晶體管N15的漏極連接后，作為鎖存器的輸出端Q；

晶體管N16的源極、晶體管N2的柵極、晶體管N10的源極、晶體管N12的漏極和晶體管N11的柵極連接后，作為節點A；

晶體管N18的源極、晶體管N1的柵極、晶體管N9的源極、晶體管N11的漏極、晶體管N12的柵極、晶體管P10的柵極和晶體管N14的柵極連接后，作為節點B；

晶體管P5的柵極、晶體管N9的柵極、晶體管P8的柵極、晶體管P6的漏極和晶體管N8的漏極連接后，作為節點C；

晶體管P5的漏極、晶體管N7的漏極、晶體管P7的柵極、晶體管N10的柵極和晶體管P6的柵極連接后，作為節點DD；

晶體管P1的漏極、晶體管N1的漏極、晶體管P3的柵極、晶體管N4的柵極和晶體管P2的柵極連接后，作為節點E；

晶體管N19的源極、晶體管N3的源極、晶體管N5的漏極、晶體管N6的柵極、晶體管N7的柵極、晶體管P9的柵極和晶體管N13的柵極連接后，作為節點F；

晶體管N17的源極、晶體管N4的源極、晶體管N6的漏極、晶體管N5的柵極和晶體管N8的柵極連接后，作為節點G；

晶體管P1的柵極、晶體管N3的柵極、晶體管P4的柵極、晶體管P2的漏極和晶體管N2的漏極連接后，作為節點H；