[發明專利]低冗余抗核加固的D鎖存器在審
| 申請號： | 201811416960.0 | 申請日： | 2018-11-26 |
| 公開（公告）號： | CN109586703A | 公開（公告）日： | 2019-04-05 |
| 發明（設計）人： | 郭靖 | 申請（專利權）人： | 中北大學 |
| 主分類號： | H03K19/003 | 分類號： | H03K19/003 |
| 代理公司： | 哈爾濱市松花江專利商標事務所 23109 | 代理人： | 畢雅鳳 |
| 地址： | 030051 山西省*** | 國省代碼： | 山西;14 |
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| 摘要： | |||
| 搜索關鍵詞： | 翻轉 雙節點 冗余 單節點 鎖存器 功耗 集成電路芯片 高輻射環境 傳輸 航天航空 輸出端口 數據傳輸 應用提供 硬件開銷 傳輸門 傳統的 體積小 集成電路 核電站 | ||
1.低冗余抗核加固的D鎖存器，其特征在于，包括NMOS晶體管N1至N20和PMOS晶體管P1至P12；
晶體管P12的源極、晶體管N20的漏極和晶體管N16至N17的漏極連接后，作為鎖存器的一個數據輸入端D；
晶體管N18的漏極和晶體管N19的漏極連接后，作為鎖存器的另一個數據輸入端DN；鎖存器的兩個數據輸入端接收的信號相反；
晶體管P12的柵極和晶體管N15的柵極連接后，作為鎖存器的一個時鐘信號CLKN的輸入端；
晶體管N16至N20的柵極和晶體管P11的柵極連接后，作為鎖存器的另一個時鐘信號CLK的輸入端；鎖存器的兩個時鐘信號輸入端接收的信號相反；
晶體管P12的漏極、晶體管N20的源極、晶體管P11的漏極和晶體管N15的漏極連接后，作為鎖存器的輸出端Q；
晶體管N16的源極、晶體管N2的柵極、晶體管N10的源極、晶體管N12的漏極和晶體管N11的柵極連接后，作為節點A；
晶體管N18的源極、晶體管N1的柵極、晶體管N9的源極、晶體管N11的漏極、晶體管N12的柵極、晶體管P10的柵極和晶體管N14的柵極連接后，作為節點B；
晶體管P5的柵極、晶體管N9的柵極、晶體管P8的柵極、晶體管P6的漏極和晶體管N8的漏極連接后，作為節點C；
晶體管P5的漏極、晶體管N7的漏極、晶體管P7的柵極、晶體管N10的柵極和晶體管P6的柵極連接后，作為節點DD；
晶體管P1的漏極、晶體管N1的漏極、晶體管P3的柵極、晶體管N4的柵極和晶體管P2的柵極連接后，作為節點E；
晶體管N19的源極、晶體管N3的源極、晶體管N5的漏極、晶體管N6的柵極、晶體管N7的柵極、晶體管P9的柵極和晶體管N13的柵極連接后，作為節點F；
晶體管N17的源極、晶體管N4的源極、晶體管N6的漏極、晶體管N5的柵極和晶體管N8的柵極連接后，作為節點G；
晶體管P1的柵極、晶體管N3的柵極、晶體管P4的柵極、晶體管P2的漏極和晶體管N2的漏極連接后，作為節點H；
晶體管P1至P9的源極均與供電電源連接，晶體管N1至N2的源極、晶體管N5至N6的源極、晶體管N7至N8的源極和晶體管N11至N13的源極均與電源地連接；
晶體管P3的漏極與晶體管N3的漏極連接，晶體管P4的漏極與晶體管N4的漏極連接，晶體管P7的漏極與晶體管N9的漏極連接，晶體管P8的漏極與晶體管N10的漏極連接；
晶體管P9的漏極與晶體管P10的源極連接，晶體管P10的漏極與晶體管P11的源極連接，晶體管N15的源極與晶體管N14的漏極連接，晶體管N14的源極與晶體管N13的漏極連接。
2.根據權利要求1所述的低冗余抗核加固的D鎖存器，其特征在于，時鐘信號CLK為高電平“1”時，鎖存器導通；時鐘信號CLK為低電平“0”時，鎖存器鎖存。
3.根據權利要求1或2所述的低冗余抗核加固的D鎖存器，其特征在于，
鎖存器鎖存低電平“0”時，鎖存器敏感節點為B、C、DD、E、F和H；
鎖存器鎖存高電平“1”時，鎖存器敏感節點為A、C、DD、E、G和H。
4.根據權利要求1所述的低冗余抗核加固的D鎖存器，其特征在于，包括正常工作狀態和容錯工作狀態。
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