[發(fā)明專利]一種基于FPGA片上RAM模擬實現(xiàn)DDR3突發(fā)的控制器以及方法

有效

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• 申請日: 2018-11-23
• 公開（公告）號: CN109741774B
• 公開（公告）日: 2021-07-02
• 發(fā)明（設計）人: 石韋偉;胥秋;汪宗福;冷立根
• 申請（專利權）人: 成都匯蓉國科微系統(tǒng)技術有限公司
• 主分類號: G11C11/406
• 分類號: G11C11/406
• 代理公司: 中國和平利用軍工技術協(xié)會專利中心 11215
• 代理人: 劉光德;彭霜

本發(fā)明提出一種基于FPGA片上RAM模擬實現(xiàn)DDR3功能的控制器及方法，所述FPGA包括單端口SP_RAM(1)，SP_RAM IP核(2)、DDR3讀寫狀態(tài)控制模塊(3)、寫數(shù)據(jù)FIFO緩存(4)和讀數(shù)據(jù)FIFO緩存(5)；其中，所述SP_RAM(1)與所述SP_RAM IP核交互數(shù)據(jù)，所述控制器將外部連續(xù)輸入的8個數(shù)據(jù)(7)進行拼接形成一個合成數(shù)據(jù)(8)；將所述合成數(shù)據(jù)(8)寫入SP_RAM(1)的一個開始地址中；例化所述SP_RAM IP核，所述SP RAM IP核利用讀寫狀態(tài)控制模塊(3)的控制信號控制SP_RAM(1)的數(shù)據(jù)讀寫狀態(tài)，利用DDR3的讀寫控制時序對FPGA的數(shù)據(jù)讀寫進行控制。在仿真DDR3功能模塊時就可以使用本發(fā)明的控制器和控制方法，從而減少初始化時間，提高了效率。

技術領域

本發(fā)明涉及FPGA系統(tǒng)中模擬DDR3 SRAM存儲器的方法，特別涉及一種使用FPGA片上RAM模擬實現(xiàn)DDR3突發(fā)的控制方法。

背景技術

DDR3 SDRAM存儲器即雙倍數(shù)據(jù)速率同步動態(tài)隨機存取存儲器，以下簡稱DDR3存儲器。由于其有更快的傳輸速率，更大的容量以及更低的電源功耗等優(yōu)勢，因此DDR3存儲器在計算機、電子通信等領域得到了廣泛應用。FPGA現(xiàn)場可編程門陣列，由于其具有高速的并行能力，在通信，圖像處理等領域得到廣泛應用，因為可處理的數(shù)據(jù)量大且復雜，F(xiàn)PGA常和DDR3存儲器結合使用。但由于DDR3存儲器的集成度高，它內部控制也相應復雜，在上電工作時，它首先要進行初始化操作，而初始化的時間很長，特別體現(xiàn)在基于Fpga系統(tǒng)平臺仿真時，最少需要大概10分鐘左右的初始化時間，而這個時間對于工程師在調試仿真使用了DDR3存儲器的一些功能模塊時是不能容忍的。如果是全流程調試仿真還能夠接受，但是在進行一些單一的算法功能仿真驗證時如果用到DDR3，這個時間是不能接受的。此外，對于DDR3存儲器的初學者來說也是如此，因為他們只是使用它進行一些簡單的讀寫，而在仿真時卻需要等待至少10分鐘時間。因此，在使用到DDR3的基本功能，同時減少DDR3在仿真時的初始化時間很有必要。

發(fā)明內容

針對DDR3初始化時間過長的問題技術問題，本發(fā)明提出一種基于FPGA片上RAM模擬實現(xiàn)DDR3突發(fā)的控制器及方法。

在一個實施例中，本發(fā)明提出了一種基于FPGA片上RAM模擬實現(xiàn)DDR3功能的控制器，其特征在于，所述FPGA包括單端口SP_RAM(1)，SP_RAM IP核(2)、DDR3讀寫狀態(tài)控制模塊(3)、寫數(shù)據(jù)緩存(4)和讀數(shù)據(jù)緩存(5)；其中，所述SP_RAM IP核(2)對所述單端口SP_RAM(1)進行調用和控制，所述SP_RAM IP核(2)與所述DDR3讀寫狀態(tài)控制模塊(3)交互數(shù)據(jù)，所述DDR3讀寫狀態(tài)控制模塊(3)分別與寫數(shù)據(jù)緩存(4)和讀數(shù)據(jù)緩存(5)連接；

其中，所述控制器將外部連續(xù)輸入的8個數(shù)據(jù)(7)進行拼接形成一個合成數(shù)據(jù)(8)；將所述合成數(shù)據(jù)(8)寫入SP_RAM(1)的一個開始地址中；例化所述SP_RAM IP核(2)，所述SP_RAM IP核(2)利用所述DDR3讀寫狀態(tài)控制模塊(3)的控制信號控制SP_RAM(1)的數(shù)據(jù)讀寫狀態(tài)，采用DDR3的讀寫控制時序對SP_RAM(1)進行數(shù)據(jù)讀寫控制。

根據(jù)本發(fā)明的控制器，優(yōu)選的，在例化所述SP_RAM IP核(2)時，

SP_RAM IP核(2)各接口信號與DDR3 MIG IP核各接口信號的對應關系如下：

時鐘信號clka與用戶時鐘信號ui_clk對應，寫使能信號wea與用戶層讀寫控制信號app_cmd對應，地址信號addra與用戶層地址信號app_addr對應，輸入數(shù)據(jù)dina與用戶層寫入數(shù)據(jù)app_wdf_dat對應，輸出數(shù)據(jù)douta與用戶層讀取數(shù)據(jù)app_rd_dat對應；

SP_RAM IP核(2)的接口信號包括：clka信號、wea信號、addra信號、輸入數(shù)據(jù)dina和輸出數(shù)據(jù)douta；