[發(fā)明專利]一種基于FPGA片上RAM模擬實現(xiàn)DDR3突發(fā)的控制器以及方法

有效

• 申請?zhí)枺?/td>: 201811409544.8
• 申請日: 2018-11-23
• 公開（公告）號: CN109741774B
• 公開（公告）日: 2021-07-02
• 發(fā)明（設(shè)計）人: 石韋偉;胥秋;汪宗福;冷立根
• 申請（專利權(quán)）人: 成都匯蓉國科微系統(tǒng)技術(shù)有限公司
• 主分類號: G11C11/406
• 分類號: G11C11/406
• 代理公司: 中國和平利用軍工技術(shù)協(xié)會專利中心 11215
• 代理人: 劉光德;彭霜

1.一種基于FPGA片上RAM模擬實現(xiàn)DDR3功能的控制器，其特征在于，所述FPGA包括單端口SP_RAM(1)，SP_RAM IP核(2)、DDR3讀寫狀態(tài)控制模塊(3)、寫數(shù)據(jù)緩存(4)和讀數(shù)據(jù)緩存(5)；其中，所述SP_RAM IP核(2)對所述單端口SP_RAM(1)進行調(diào)用和控制，所述SP_RAM IP核(2)與所述DDR3讀寫狀態(tài)控制模塊(3)交互數(shù)據(jù)，所述DDR3讀寫狀態(tài)控制模塊(3)分別與寫數(shù)據(jù)緩存(4)和讀數(shù)據(jù)緩存(5)連接；

其中，所述控制器將外部連續(xù)輸入的8個數(shù)據(jù)(7)進行拼接形成一個合成數(shù)據(jù)(8)；將所述合成數(shù)據(jù)(8)寫入SP_RAM(1)的一個開始地址中；例化所述SP_RAM IP核(2)，所述SP_RAMIP核(2)利用所述DDR3讀寫狀態(tài)控制模塊(3)的控制信號控制SP_RAM(1)的數(shù)據(jù)讀寫狀態(tài)，采用DDR3的讀寫控制時序?qū)P_RAM(1)進行數(shù)據(jù)讀寫控制；

在例化所述SP_RAM IP核(2)時，

SP_RAM IP核(2)各接口信號與DDR3 MIG IP核各接口信號的對應(yīng)關(guān)系如下：

時鐘信號clka與用戶時鐘信號ui_clk對應(yīng)，寫使能信號wea與用戶層讀寫控制信號app_cmd對應(yīng)，地址信號addra與用戶層地址信號app_addr對應(yīng)，輸入數(shù)據(jù)dina與用戶層寫入數(shù)據(jù)app_wdf_dat對應(yīng)，輸出數(shù)據(jù)douta與用戶層讀取數(shù)據(jù)app_rd_dat對應(yīng)；

在例化所述SP_RAM IP核(2)時，

在單端口SP_RAM(1)為idle閑置狀態(tài)時，時鐘信號clka為用戶時鐘信號ui_clk，SP_RAMIP核(2)的使能信號ena、寫使能信號wea、地址信號addra、輸入數(shù)據(jù)dina均為0；

在例化所述SP_RAM IP核(2)時，在單端口SP_RAM(1)為數(shù)據(jù)寫入狀態(tài)(15)時，SP_RAMIP核(2)的使能信號ena為DDR3 MIGIP核的各用戶層信號的邏輯與結(jié)果，寫使能信號wea為寫使能有效。

2.根據(jù)權(quán)利要求1所述的控制器，其特征在于，在例化所述SP_RAM IP核(2)時，在單端口SP_RAM(1)為讀取狀態(tài)(16)時，SP_RAM IP核(2)各接口信號與DDR3 MIG IP核各接口信號對應(yīng)關(guān)系如下：

SP_RAM IP核(2)的使能信號ena為DDR3 MIG IP核的用戶層信號的邏輯與結(jié)果，寫使能信號wea為寫使能信號有效。

3.根據(jù)權(quán)利要求1所述的控制器，其特征在于，所述寫數(shù)據(jù)緩存(4)對單端口SP_RAM(1)的寫入數(shù)據(jù)進行緩存，讀數(shù)據(jù)緩存(5)對單端口SP_RAM(1)的讀取數(shù)據(jù)進行緩存。