[發明專利]形成三維存儲器的方法

有效

• 申請號: 201811404852.1
• 申請日: 2018-11-23
• 公開（公告）號: CN109524410B
• 公開（公告）日: 2020-07-28
• 發明（設計）人: 肖莉紅;胡斌
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L27/11524
• 分類號: H01L27/11524;H01L27/11556
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 駱希聰

本發明提供了一種形成三維存儲器的方法，包括：提供半導體結構，所述半導體結構具有第一襯底、位于第一襯底上的堆疊的第一堆棧以及穿過所述第一堆棧的多個第一溝道層；通過圖案化剝離層形成導電圖案層，所述剝離層形成于第二襯底的表面，且所述剝離層的材料為單晶硅，所述導電圖案層包括多個相互隔離的中間導電部；將所述導電圖案層與所述第一堆棧鍵合；形成覆蓋所述導電圖案層的第二堆棧；形成穿過所述第二堆棧的多個第二溝道層，每一第二溝道層通過中間導電部電連接至對應的第一溝道層。

技術領域

本發明主要涉及半導體制造領域，尤其涉及一種三維存儲器。

背景技術

為了克服二維存儲器件的限制，業界已經研發并大規模量產了具有三維(3D)結構的存儲器件，其通過將存儲器單元三維地布置在襯底之上來提高集成密度。

在例如3D NAND閃存的三維存儲器件中，存儲陣列可包括具有溝道結構的核心(core)區。溝道結構形成于垂直貫穿三維存儲器件的堆疊層(stack)的溝道孔中。通常通過單次刻蝕來形成堆疊層的溝道孔。但是為了提高存儲密度和容量，三維存儲器的層數(tier)繼續增大，例如從64層增長到96層、128層或更多層。在這種趨勢下，單次刻蝕的方法在處理成本上越來越高，在處理能力上越來越沒有效率。

一些改進的方法嘗試將堆疊層分為多個相互堆疊的堆棧(deck)。在形成一個堆棧后，先刻蝕溝道孔和形成溝道結構，然后繼續堆疊堆棧。堆棧之間通過位于二者之間共用的導電部連接。導電部的材料通常為多晶硅。當導電部的位置或者形態不佳時，容易導致多晶硅反型(inversion)失敗，從而造成多晶硅電阻過高、電子遷移率過低。這導致溝道電流降低，從而嚴重影響三維存儲器的編程/寫入/擦除等性能。為解決這一問題，一些進一步的改進方法在形成下堆棧后先刻蝕下溝道孔，再堆疊上堆棧且刻蝕上溝道孔，然后形成填充上、下溝道孔的溝道結構。然而這種方式在濕法刻蝕步驟容易損壞堆棧的堆疊層。并且當上、下溝道孔對準不良時，填充溝道結構的過程中的等離子體也會損壞堆棧的堆疊層。另外，填充溝道層和介質層時還容易導致孔的堵塞，引入空氣隙而影響存儲單元性能。

發明內容

本發明要解決的技術問題是提供一種三維存儲器，以降低電阻，提高電子遷移率，提升三維存儲器的電氣性能。

為解決上述技術問題，本發明提供了一種三維存儲器，包括：半導體結構，所述半導體結構具有第一襯底、位于第一襯底上的堆疊的第一堆棧以及穿過所述第一堆棧的多個第一溝道層；與所述第一堆棧鍵合的導電圖案層，所述導電圖案層包括多個相互隔離的中間導電部；覆蓋所述導電圖案層的第二堆棧；穿過所述第二堆棧的多個第二溝道層，每一第二溝道層通過中間導電部電連接至對應的第一溝道層；其中，所述導電圖案層通過圖案化剝離層形成，所述剝離層形成于第二襯底的表面，且所述剝離層的材料為單晶硅。

在本發明的一實施例中，采用等離子體注入工藝在第二襯底的表面形成剝離層。

在本發明的一實施例中，所述等離子體為氫等離子體。

在本發明的一實施例中，所述多個第二溝道層的底部包括硅外延層，所述硅外延層的至少一部分嵌入所述中間導電部。

在本發明的一實施例中，所述第一溝道層的底部包括硅外延層，所述第一溝道層和所述第二溝道層底部的硅外延層的材料為硅。

在本發明的一實施例中，所述第二溝道層的中心線與所述第一溝道層的中心線對齊。

在本發明的一實施例中，采用光學對準法對齊所述第二溝道層的中心線與所述第一溝道層的中心線。

在本發明的一實施例中，在所述多個中間導電部之間形成有隔離所述多個中間導電部的層間絕緣層，所述層間絕緣層的材料為絕緣材料。

在本發明的一實施例中，所述導電圖案層和所述層間絕緣層是平坦的。

在本發明的一實施例中，所述絕緣材料為氧化硅。