[發明專利]一種高速串行計算機擴展總線標準接口傳輸方法

在審

• 申請號: 201811399065.2
• 申請日: 2018-11-22
• 公開（公告）號: CN109542825A
• 公開（公告）日: 2019-03-29
• 發明（設計）人: 趙艷杰;安永兵;李昕;姬峰寬
• 申請（專利權）人: 北京遙感設備研究所
• 主分類號: G06F13/42
• 分類號: G06F13/42;G06F13/40
• 代理公司: 中國航天科工集團公司專利中心 11024
• 代理人: 葛鵬

1.一種高速串行計算機擴展總線標準接口傳輸方法，其特征在于，用于兩片數字信號處理芯片(DSP)之間，包括：

步驟1，建立傳輸系統；

步驟2，啟動高速串行計算機總線標準(PCIE)的電源/時鐘；

步驟3，設置根復合體模式或者終結點模式為高速串行計算機總線標準(PCIE)的操作模式并配置串行/解串寄存器(SERDE)；

步驟4，配置基地址存儲器(Base Address Register)的大小；

步驟5，設置出口或入口寄存器；

步驟6，建立傳輸鏈路連接；

所述步驟1中高速串行計算機總線標準接口支持根控制器和終端兩種模式，所述高速串行計算機總線標準接口支持2.5Gbps和5.0Gbps兩種傳輸速率，所述高速串行計算機總線標準接口只能作為1個1x或2x端口使用。

2.按照權利要求1所述的高速串行計算機擴展總線標準接口傳輸方法，其特征在于，所述兩片數字信號處理芯片之間的高速串行計算機總線標準傳輸方法使用了根控制器和終端兩種模式分別作為發送端和接收端，使用2x的通道和2.5Gbps傳輸速率。

3.按照權利要求1所述的高速串行計算機擴展總線標準接口傳輸方法，其特征在于，所述傳輸系統包括：發送端和接收端，所述發送端和所述接收端分別有五個步驟完成配置：

步驟一，啟動高速串行計算機總線標準模塊的電源/時鐘；

步驟二，設置根復合體模式或者終結點模式為高速串行計算機總線標準(PCIE)的操作模式并配置串行/解串寄存器(SERDE)；

步驟三，配置基地址存儲器(Base Address Register)的大小；

步驟四，設置出口或入口寄存器；

步驟五，建立傳輸鏈路連接。

4.按照權利要求3所述的高速串行計算機擴展總線標準接口傳輸方法，其特征在于，所述傳輸系統的原理為：兩片數字信號處理芯片軟件實現,發送端數字信號處理芯片設為DSP_RC，接收端數字信號處理芯片設為DSP_EP；

所述傳輸系統具有傳輸鏈路一和傳輸鏈路二，所述傳輸鏈路一為DSP_RC到DSP_EP的內存空間0x108000000；所述傳輸鏈路二為DSP_RC到DSP_EP的DDR3空間0x80000000。

5.按照權利要求2所述的高速串行計算機擴展總線標準接口傳輸方法，其特征在于，所述DSP_RC啟動高速串行計算機總線標準模塊的電源/時鐘，設置根復合體模式或者終結點模式為高速串行計算機總線標準(PCIE)的操作模式并配置串行/解串寄存器(SERDE)，配置基地址存儲器(Base Address Register)大小和起始地址，設置出口寄存器，建立傳輸鏈路連接；

所述DSP_EP啟動高速串行計算機總線標準模塊的電源/時鐘，設置根復合體模式或者終結點模式為高速串行計算機總線標準(PCIE)的操作模式并配置串行/解串寄存器(SERDE)，配置基地址存儲器(Base Address Register)大小和起始地址，設置入口寄存器，建立傳輸鏈路連接。

電源域配置寄存器包括PSC_PDCTL3、PSC_PTCMD、PSC_PTSTAT、PSC_PDSTAT3、PSC_MDSTAT10、PSC_MDCTL10；

PSC_PDCTL3的bit0置高表示電源為開；PSC_PTCMD的bit3置高表示啟動電源轉換；PSC_PTSTAT等待電源轉換處理狀態結束；PSC_PDSTAT3驗證電源狀態轉換完畢；

PSC_MDCTL10的bit5-bit7置高表示使能時鐘，bit0、bit1置高表示時鐘下一狀態為使能狀態；PSC_MDSTAT10驗證時鐘狀態轉換完畢。