[發明專利]一種面向CPU-FPGA異構多核系統的數據分配方法

有效

• 申請號: 201811398237.4
• 申請日: 2018-11-22
• 公開（公告）號: CN109471732B
• 公開（公告）日: 2021-06-01
• 發明（設計）人: 鞠雷;榮雅潔;李世清
• 申請（專利權）人: 山東大學
• 主分類號: G06F9/50
• 分類號: G06F9/50
• 代理公司: 濟南圣達知識產權代理有限公司 37221
• 代理人: 黃海麗

本公開公開了一種面向CPU?FPGA異構多核系統的數據分配方法，包括：將源代碼通過Clang前端編譯成低級虛擬機LLVM的中間碼；用低級虛擬機LLVM執行低級虛擬機LLVM的中間碼，并接收輸入數據，從而獲取數據訪問的軌跡和指令軌跡；通過指令軌跡生成動態數據依賴圖DDDG，以表示FPGA內核的控制流和數據流；將獲得的數據訪問軌跡送入緩存模擬器CacheSimulator，獲取緩存沖突圖CCG；構建整數線性規劃公式，根據動態數據依賴圖DDDG和緩存沖突圖CCG，對整數線性規劃公式進行求解，得到最優的數據分配方案。

技術領域

本公開涉及一種面向CPU-FPGA異構多核系統的數據分配方法。

背景技術

本部分的陳述僅僅是提高了與本公開相關的背景技術，并不必然構成現有技術。

在從低功耗嵌入式系統到高性能計算體系結構的計算機系統中，現場可編程門陣列(Field-programmable Gate Array，FPGA)成為越來越受歡迎的設計選擇。傳統的帶有寄存器傳輸級別(Register-Transfer Level，RTL)編程的FPGA設計需要大量的體系結構和電路經驗，這是容易出錯和耗時的。高級綜合(High-level Synthesis，HLS)工具將C/C++內核編譯為相應的硬件描述語言(Hardware Description Language，HDL)模塊。近年來，HLS工具在復雜FPGA異構系統設計中得到了廣泛的應用，縮短了上市時間，降低了系統設計復雜度。

HLS工具可以為各種設計目標(包括性能、能源效率或硬件成本)優化生成HDL代碼。商業的HLS工具(例如Vivado HLS)和開源工具(例如LegUp)都為優化技術的選擇提供了內置的指令(如Loop unrolling循環展開、Pipelining流水線操作和Array partitioning數組分區)。目前的工作提出了啟發式方法，從而在HLS中快速設計空間分配來為一個給定的核找到它的接近最優的配置。但是，這些工作的目標是管理邏輯資源，例如查找表(Look-Up-Table，LUTs)和觸發器(Flip-flop,FF)。另一方面，對于深層神經網絡(Deep NeuralNetwork，DNN)和視頻處理等內存密集型應用程序來說，內存管理(尤其是受限的片上內存資源)變得越來越重要。

HLS提供了多個內置指令來平衡資源和性能，其中數組的默認分配是BRAM。當數組的容量超過BRAM的容量時，程序員需要手動修改源代碼。由于設計空間的復雜性，系統程序員做出的人工數據分配可能會導致并不優化的系統性能。

發明內容

為了解決現有技術的不足，本公開提供了一種面向CPU-FPGA異構多核系統的數據分配方法；

面向CPU-FPGA異構多核系統，包括：CPU處理模塊和FPGA，其中CPU處理模塊稱為處理系統PS，是ARM片上系統的部分，FPGA稱為可編程邏輯PL，所述CPU處理模塊上設有外部設備、APU模塊、L2緩存和DDR控制器；所述FPGA上設有存儲陣列Block RAM；所述L2緩存通過加速一致性接口AXIACP與可編程邏輯PL連接；所述DDR控制器通過AXIHP接口與可編程邏輯PL連接。

加速一致性接口AXIACP，是一個兼容AXI3的64位從機接口，為可編程邏輯PL提供異步緩存一致性，能直接訪問PS的入口；AXI HP接口，是一種AXI3.0標準接口，共有4個，PL模塊作為主設備進行連接；塊隨機存儲器Block RAM是PL模塊的存儲器陣列。

一種面向CPU-FPGA異構多核系統的數據分配方法，包括：

將源代碼通過Clang前端編譯成低級虛擬機LLVM的中間碼；

用低級虛擬機LLVM執行低級虛擬機LLVM的中間碼，并接收輸入數據，從而獲取數據訪問的軌跡和指令軌跡；

通過指令軌跡生成動態數據依賴圖DDDG，以表示FPGA內核的控制流和數據流；