[發明專利]一種基于FPGA的IRIG-B型碼（DC）授時實現系統及方法

在審

• 申請號: 201811396281.1
• 申請日: 2018-11-22
• 公開（公告）號: CN109687928A
• 公開（公告）日: 2019-04-26
• 發明（設計）人: 宋厚勇
• 申請（專利權）人: 南京熊貓電子股份有限公司;南京熊貓通信科技有限公司
• 主分類號: H04J3/06
• 分類號: H04J3/06;H04L7/00
• 代理公司: 南京瑞弘專利商標事務所(普通合伙) 32249
• 代理人: 向妮

1.一種基于FPGA的IRIG-B型碼(DC)授時系統，其特征在于，包括全局時鐘處理單元、IRIG-B型碼(DC)轉換單元和串行時碼轉換單元；其中：

全局時鐘處理單元被構造為：為IRIG-B型碼(DC)轉換單元和串行時碼轉換單元提供統一的處理時鐘，包括用于IRIG-B型碼(DC)收發及編解碼的Clk時鐘、用于異步串行時碼收發及編解碼的bclk時鐘、作為全局rstn復位信號的PClk_Lock時鐘；

IRIG-B型碼(DC)轉換單元被構造為：接收異步串行接口數據，對接收到的異步串行時碼數據進行解碼，對解碼后的數據進行編碼形成IRIG-B格式碼，并按照IRIG-B型碼(DC)協議輸出IRIG-B型碼(DC)數據；

串行時碼轉換單元被構造為：接收串行IRIG-B型碼(DC)格式碼數據，對接收到的IRIG-B型碼(DC)數據進行解碼，對解碼后的數據進行編碼形成異步串行時碼幀結構，并按照異步串行協議輸出異步串行時碼數據。

2.如權利要求1所述的IRIG-B型碼(DC)授時系統，其特征在于，IRIG-B型碼(DC)轉換單元具體包括異步串口接收模塊、異步串口數據處理模塊、B型碼數據處理模塊和B型碼發送模塊；其中：

異步串口接收模塊，用于接收外部輸入的異步串行接口數據，并將串行字節數據轉換成并行數據后輸出至異步串口數據處理模塊；

異步串口數據處理模塊，用于對接收到的并行數據按字節進行完整性判斷，并在判斷完整后，按照串口時間碼幀格式進行整理合并以形成異步串行時碼數據幀，對所述數據幀的有效性進行判斷，提取有效數據幀中的標準時間信息并轉換成BCD碼，然后再將BCD碼轉換成并行數據后輸出至B型碼數據處理模塊；

B型碼數據處理模塊，用于將接收到的并行數據進行秒加1處理，然后將處理后的數據轉換成符合IRIG-B型碼(DC)格式的并行數據后再輸出至B型碼發送模塊；

B型碼發送模塊，用于將接收到的并行數據轉換為IRIG-B型碼(DC)數據，并以接收到的秒脈沖信號PPS的上升沿為起始，將IRIG-B型碼(DC)數據按照IRIG-B型碼(DC)協議發送至用時系統。

3.如權利要求1所述的IRIG-B型碼(DC)授時系統，其特征在于，串行時碼轉換單元具體包括Irig_b(DC)接收模塊、Irig_b(DC)校驗模塊、Irig_b(DC)數據處理模塊、異步串行數據處理模塊和異步串行數據發送模塊；其中：

Irig_b(DC)接收模塊，用于采用全局時鐘處理單元提供的Clk時鐘信號對IRIG-B型碼

(DC)數據信號進行采樣以提取碼元相關信息，并在檢測到幀開始標志位后，輸出秒脈沖信號PPS；

Irig_b(DC)校驗模塊，用于采用全局時鐘處理單元提供的Clk時鐘信號對Irig_b(DC)接收模塊中接收到的數據進行有效性判斷；

Irig_b(DC)數據處理模塊，用于對Irig_b(DC)接收模塊發送的有效數據進行秒加1處理，然后將其轉換成用于表示標準時間信息的二進制碼后并行發送至異步串行數據處理模塊；

異步串行數據處理模塊，用于對接收到的二進制碼數據進行字節打包處理，組成異步串行時碼幀結構，并按照幀結構順序按字節發送至異步串行數據發送模塊；

異步串行數據發送模塊，用于將輸入的異步串行數據按照標準的異步串行協議發送至用時系統。

4.如權利要求3所述的IRIG-B型碼(DC)授時系統，其特征在于，采用全局時鐘處理單元提供的Clk時鐘信號對IRIG-B型碼(DC)信號進行采樣以提取碼元相關信息，具體包括：

通過檢測碼元的高電平寬度來判斷碼元是邏輯電平“1”、邏輯電平“0”、或起始標志，然后根據碼元在整個IRIG-B型碼(DC)幀的位置，計算出對應的天、時、分、秒信息。

5.如權利要求3所述的IRIG-B型碼(DC)授時系統，其特征在于，提取對應的碼元信息具體包括：

100位IRIG-B型碼(DC)bit信息和60位IRIG-B型碼(DC)時間信息；

對Irig_b(DC)接收模塊中接收到的數據進行有效性判斷，具體包括：

判斷所述bit信息數據在傳輸過程是否有錯，以及判斷所述時間信息是否正確。