[發(fā)明專利]用于無符號雙字的矢量乘法和累加的設(shè)備和方法

在審

• 申請?zhí)枺?/td>: 201811391381.5
• 申請日: 2018-11-21
• 公開（公告）號: CN110007963A
• 公開（公告）日: 2019-07-12
• 發(fā)明（設(shè)計）人: E.奧爾德-艾哈邁德-瓦爾;R.瓦倫丁;M.查尼;J.科巴爾;V.馬杜里
• 申請（專利權(quán)）人: 英特爾公司
• 主分類號: G06F9/302
• 分類號: G06F9/302;G06F9/30;G06F7/50;G06F7/52
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 姜冰;張金金

一種用于執(zhí)行打包有符號/無符號雙字的有符號乘法和與四字累加的設(shè)備和方法。例如，處理器的一個實施例包括：第一源寄存器，用于存儲第一多個打包雙字?jǐn)?shù)據(jù)元素；第二源寄存器，用于存儲第二多個打包雙字?jǐn)?shù)據(jù)元素；第三源寄存器，用于存儲多個打包四字?jǐn)?shù)據(jù)元素；執(zhí)行電路，用于執(zhí)行解碼指令，執(zhí)行電路包括：乘法器電路；累加電路；目的地寄存器或第三源寄存器。

技術(shù)領(lǐng)域

本發(fā)明的實施例一般涉及計算機處理器的領(lǐng)域。更具體地說，本實施例涉及用于執(zhí)行無符號雙字的矢量乘法和累加的設(shè)備和方法。

背景技術(shù)

指令集或指令集架構(gòu)（ISA）是與編程有關(guān)的計算機架構(gòu)的一部分，包括原生數(shù)據(jù)類型、指令、寄存器架結(jié)構(gòu)、尋址模式、存儲器架構(gòu)、中斷和異常處理及外部輸入和輸出（I/O）。應(yīng)注意的是，術(shù)語“指令”在本文中通常指宏指令 - 其是被提供到處理器以便執(zhí)行的指令 - 與微指令或微操作相反 - 其是處理器的解碼器解碼宏指令的結(jié)果。微指令或微操作能夠配置成指示處理器上的執(zhí)行單元執(zhí)行操作以實現(xiàn)與宏指令關(guān)聯(lián)的邏輯。

ISA不同于作為用于實現(xiàn)指令集的一組處理器設(shè)計技術(shù)的微架構(gòu)。帶有不同微架構(gòu)的處理器能夠共享共用指令集。例如，Intel?Pentium 4處理器、Intel? Core^TM處理器和來自加利福尼亞州桑尼威爾（Sunnyvale）的超微半導(dǎo)體有限公司（Advanced MicroDevices, Inc.）的處理器實現(xiàn)幾乎相同版本的x86指令集（其中已采用較新版本來加入了一些擴展），但具有不同內(nèi)部設(shè)計。例如，ISA的相同寄存器架構(gòu)可使用公知的技術(shù)在不同微架構(gòu)中以不同方式來實現(xiàn)，包括專用物理寄存器、使用寄存器重命名機制（例如，使用寄存器別名表（RAT）、重新排序緩沖器（ROB）和引退寄存器堆）的一個或多個動態(tài)分配的物理寄存器。除非另有指定，否則短語寄存器架構(gòu)(phrases register architecture)、寄存器堆和寄存器在本文中用于指對軟件/編程器可見的事物以及其中指令指定寄存器的方式。在要求區(qū)分的情況下，形容詞“邏輯的”、“架構(gòu)的”、或“軟件可見的”將用于指示在寄存器架構(gòu)中的寄存器/文件，而不同的形容詞將用于指定給定微架構(gòu)中的寄存器（例如，物理寄存器、重新排序緩沖器、隱退寄存器、寄存器池）。

相乘-累加是一種常見的數(shù)字信號處理操作，它計算兩個數(shù)的乘積并將該乘積加到累加值上?，F(xiàn)有的單指令多數(shù)據(jù)（SIMD）微架構(gòu)通過執(zhí)行一系列指令來實現(xiàn)相乘-累加運算。例如，相乘-累加可以用相乘指令、繼之以4路加法、并然后用目的地四倍長字?jǐn)?shù)據(jù)累加來執(zhí)行以產(chǎn)生兩個64比特飽和結(jié)果。

附圖說明

結(jié)合附圖，從下面的詳細描述中能夠獲得本發(fā)明的更好理解，其中：

圖1A和1B是圖示了根據(jù)本發(fā)明的實施例的一般矢量友好指令格式及其指令模板的框圖；

圖2A-C是圖示了根據(jù)本發(fā)明的實施例的示范性VEX指令格式的框圖；

圖3是根據(jù)本發(fā)明的一個實施例的寄存器架構(gòu)的框圖；以及

圖4A是圖示了根據(jù)本發(fā)明的實施例的示范性有序獲取、解碼、引退流水線和示范性寄存器重命名、亂序發(fā)布/執(zhí)行流水線兩者的框圖；

圖4B是圖示了根據(jù)本發(fā)明的實施例，要包括在處理器中的有序獲取、解碼、引退核的示范性實施例和示范性寄存器重命名、亂序發(fā)出/執(zhí)行架構(gòu)核兩者的框圖；

圖5A是單個處理器核及其到管芯上互連網(wǎng)絡(luò)的連接的框圖；

圖5B圖示了根據(jù)本發(fā)明的實施例的圖5A中處理器核的一部分的擴展圖；

圖6是根據(jù)本發(fā)明的實施例的單核處理器和帶有集成存儲器控制器和圖形的多核處理器的框圖；

圖7圖示了根據(jù)本發(fā)明的一個實施例的系統(tǒng)的框圖；

圖8圖示了根據(jù)本發(fā)明的實施例的第二系統(tǒng)的框圖；