[發明專利]用于無符號雙字的矢量乘法和累加的設備和方法

在審

• 申請號: 201811391381.5
• 申請日: 2018-11-21
• 公開（公告）號: CN110007963A
• 公開（公告）日: 2019-07-12
• 發明（設計）人: E.奧爾德-艾哈邁德-瓦爾;R.瓦倫丁;M.查尼;J.科巴爾;V.馬杜里
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F9/302
• 分類號: G06F9/302;G06F9/30;G06F7/50;G06F7/52
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 姜冰;張金金

1.一種處理器，包括：

解碼器，用于對指令進行解碼以生成解碼指令，所述指令包括操作碼以及標識打包數據目的地寄存器和多個打包數據源寄存器的操作數；

第一源寄存器，用于存儲第一多個打包雙字數據元素；

第二源寄存器，用于存儲第二多個打包雙字數據元素；

第三源寄存器，用于存儲多個打包四字數據元素；

執行電路，用于執行所述解碼指令，所述執行電路包括：

乘法器電路，用于將來自所述第一源寄存器的第一和第二打包雙字數據元素分別與來自所述第二源寄存器的第三和第四打包雙字數據元素相乘，以生成第一和第二臨時四字乘積，所述乘法器電路基于所述指令的所述操作碼選擇所述第一、第二、第三和第四雙字數據元素；

累加電路，用于將所述第一臨時四字乘積與從所述第三源寄存器讀取的第一打包四字值組合以生成第一累加四字結果，并將所述第二臨時四字乘積與從所述第三源寄存器讀取的第二打包四字值組合以生成第二累加四字結果；

目的地寄存器或所述第三源寄存器，用于將所述第一累加四字結果存儲在第一四字數據元素位置中，并將所述第二累加四字結果存儲在第二四字數據元素位置中。

2.如權利要求1所述的處理器，進一步包括：

飽和電路，用于在存儲在所述目的地寄存器中之前使所述第一和第二累加四字結果飽和。

3.如權利要求1或2所述的處理器，其中所述第一、第二、第三和第四打包雙字數據元素是帶符號數據元素，并且其中所述第一和第二累加四字結果是帶符號數據元素。

4.如權利要求1或3所述的處理器，其中所述第一、第二和第三源寄存器包括配置成存儲四個打包雙字數據元素和/或兩個打包四字數據元素的128比特寄存器。

5.如權利要求4所述的處理器，其中響應于第一操作碼，所述第一和第三打包雙字數據元素要分別選自所述第一和第二源寄存器的打包雙字位置[31：0]，并且所述第二和第四打包雙字數據元素要分別選自所述第一和第二源寄存器的打包雙字位置[95:64]。

6.如權利要求5所述的處理器，其中響應于第二操作碼，所述第一和第三打包雙字數據元素要分別選自所述第一和第二源寄存器的打包雙字位置[63：32]，并且所述第二和第四打包雙字數據元素要分別選自所述第一和第二源寄存器的打包雙字位置[127:96]。

7.如權利要求1或6所述的處理器，其中所述第一累加四字結果和第二累加四字結果要進一步與響應于一個或更多附加指令的執行而生成的一個或更多附加臨時四字乘積累加。

8.一種方法，包括：

對指令進行解碼以生成解碼指令，所述指令包括操作碼以及標識打包數據目的地寄存器和多個打包數據源寄存器的操作數；

將第一多個打包雙字數據元素存儲在第一源寄存器中；

將第二多個打包雙字數據元素存儲在第二源寄存器中；

將多個打包四字數據元素存儲在第三源寄存器中；

將來自所述第一源寄存器的第一和第二打包雙字數據元素分別與來自所述第二源寄存器的第三和第四打包雙字數據元素相乘，以生成第一和第二臨時四字乘積，要基于所述指令的所述操作碼來選擇所述第一、第二、第三和第四雙字數據元素；

將所述第一臨時四字乘積與從所述第三源寄存器讀取的第一打包四字值累加以生成第一累加四字結果，并將所述第二臨時四字乘積與從所述第三源寄存器讀取的第二打包四字值累加以生成第二累加四字結果；

將所述第一累加四字結果存儲在所述第三源寄存器或目的地寄存器中的第一四字數據元素位置中，并將所述第二累加四字結果存儲在所述第三源寄存器或所述目的地寄存器中的第二四字數據元素位置中。

9.如權利要求8所述的方法，進一步包括：

在存儲在所述目的地寄存器中之前使所述第一和第二累加四字結果飽和。