[發(fā)明專利]一種高超聲速平臺(tái)聯(lián)合脈沖壓縮和彈速補(bǔ)償?shù)腇PGA實(shí)現(xiàn)方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201811383505.5
• 申請(qǐng)日: 2018-11-20
• 公開(kāi)（公告）號(hào): CN109633613B
• 公開(kāi)（公告）日: 2021-01-19
• 發(fā)明（設(shè)計(jì)）人: 施君南;侯凱強(qiáng);許彥章;張?zhí)旖?/a>;郭冬梅;周郁;鄒波
• 申請(qǐng)（專利權(quán)）人: 上海無(wú)線電設(shè)備研究所
• 主分類號(hào): G01S7/52
• 分類號(hào): G01S7/52
• 代理公司: 上海元好知識(shí)產(chǎn)權(quán)代理有限公司 31323
• 代理人: 張妍;劉琰

本發(fā)明提供一種高超聲速平臺(tái)聯(lián)合脈沖壓縮和彈速補(bǔ)償?shù)腇PGA實(shí)現(xiàn)方法，由于在FPGA采用了脈沖壓縮和彈速補(bǔ)償聯(lián)合算法，不僅減少了對(duì)存儲(chǔ)器的需求有效地提高了資源利用率增大了彈載系統(tǒng)的數(shù)據(jù)吞吐量，還提升了彈載平臺(tái)多通道多任務(wù)的處理能力；在FPGA上實(shí)現(xiàn)彈速補(bǔ)償算法，在彈載大數(shù)據(jù)處理應(yīng)用背景下，以FPGA并行處理的優(yōu)勢(shì)，提高信號(hào)處理效率，滿足彈載平臺(tái)對(duì)信號(hào)處理的實(shí)時(shí)性要求，具有功耗低，易于工程實(shí)現(xiàn)的優(yōu)勢(shì)，特別適合在功耗資源有限的彈載平臺(tái)上使用。

技術(shù)領(lǐng)域

本發(fā)明涉及彈載雷達(dá)技術(shù)領(lǐng)域，具體涉及一種高超聲速平臺(tái)聯(lián)合脈沖壓縮和彈速補(bǔ)償?shù)腇PGA實(shí)現(xiàn)方法。

背景技術(shù)

專利號(hào)為201610218761.3的《一種基于ZYNQ-7000平臺(tái)的聲納信號(hào)處理方法》，該專利使用FPGA對(duì)聲納信號(hào)處理中的MVDR測(cè)向算法實(shí)行分模塊化處理，即，將模塊分別放在平臺(tái)雙核處理器和FPGA中運(yùn)行，解決單純采用FPGA處理時(shí)存在的邏輯單元不足的缺點(diǎn)。該方法要求處理平臺(tái)具有雙核并行處理能力，對(duì)處理平臺(tái)的硬件要求較高。

專利號(hào)為201410310034.0的《一種基于FPGA的船用雷達(dá)抗同頻干擾信號(hào)處理方法》，該專利基于FPGA針對(duì)船用雷達(dá)的同頻干擾實(shí)現(xiàn)了干擾對(duì)抗，對(duì)經(jīng)過(guò)模數(shù)轉(zhuǎn)換的視頻回波信號(hào)進(jìn)行了三脈沖參差時(shí)序處理，同時(shí)疊加抗干擾變量，實(shí)現(xiàn)動(dòng)態(tài)同步干擾異步化，然后對(duì)同步干擾異步化的回波信號(hào)進(jìn)行了改進(jìn)型三脈沖反異步處理，最后對(duì)處理后的回波信號(hào)進(jìn)行滑窗積累。

專利號(hào)為201610850400.0的《基于FPGA實(shí)現(xiàn)65536點(diǎn)脈沖壓縮的裝置及方法》，該專利使用FPGA對(duì)雷達(dá)信號(hào)處理中的脈沖壓縮算法進(jìn)行了實(shí)現(xiàn)，專利中采用在頻域進(jìn)行匹配濾波的方法，先將時(shí)域回波數(shù)據(jù)通過(guò)FFT轉(zhuǎn)換到頻域，然后乘以頻域的匹配濾波系數(shù)，最后經(jīng)過(guò)IFFT將匹配濾波后的信號(hào)轉(zhuǎn)換到時(shí)域，實(shí)現(xiàn)脈沖壓縮。相較于該專利，本專利在FPGA上實(shí)現(xiàn)了聯(lián)合脈沖壓縮和距離徙動(dòng)校正算法，從設(shè)計(jì)新穎度和設(shè)計(jì)復(fù)雜度上均優(yōu)于該專利。

論文名為《基于多核DSP的高分辨距離像運(yùn)動(dòng)補(bǔ)償算法實(shí)現(xiàn)》，該文分析了步進(jìn)頻雷達(dá)高分辨距離像成像原理及目標(biāo)速度對(duì)成像的影響，然后論述了一種基于正負(fù)調(diào)頻法與最大脈組求和法的二次速度估計(jì)算法，并在TMS320C6678多核DSP平臺(tái)提出了一種并行實(shí)現(xiàn)方案。文中使用了4核的DSP對(duì)距離徙動(dòng)算法進(jìn)行了實(shí)現(xiàn)，其雖然使用了4核同時(shí)進(jìn)行并行處理，但是每個(gè)核內(nèi)的運(yùn)算還是順序執(zhí)行的，在并行性方面遠(yuǎn)不如FPGA，并且其選用的DSP為高端型號(hào)TMS320C6678，成本較高。

論文名為《基于多核DSP的大前斜SAR并行實(shí)時(shí)處理技術(shù)研究》，該文的4.3.2節(jié)研究了基于TMS320C6678芯片的并行實(shí)時(shí)處理技術(shù)，首先對(duì)該芯片的特點(diǎn)進(jìn)行了介紹，討論了該芯片的數(shù)據(jù)存儲(chǔ)與直接數(shù)據(jù)訪問(wèn)技術(shù)，其次，重點(diǎn)研究了前斜視SAR并行實(shí)時(shí)信號(hào)處理系統(tǒng)的拓?fù)浣Y(jié)構(gòu)、多核同步與通信機(jī)制、算法映射與任務(wù)分配等，最后結(jié)合前斜視SAR系統(tǒng)的掛飛試驗(yàn)結(jié)果進(jìn)行了分析，并驗(yàn)證成像并行算法的有效性和正確性。文中指出為了滿足實(shí)時(shí)性要求至少需要4片DSP，并且其平臺(tái)還搭載有FPGA。

目前國(guó)內(nèi)彈載雷達(dá)針對(duì)高超聲速平臺(tái)的脈沖壓縮在FPGA上完成，而彈速補(bǔ)償方法則在DSP(Digital Signal Processing)芯片上通過(guò)DSP軟件算法設(shè)計(jì)實(shí)現(xiàn)。它的缺點(diǎn)有兩點(diǎn)，其一是，脈沖壓縮和彈速補(bǔ)償處理采取順序級(jí)聯(lián)的方式在不同的硬件平臺(tái)上完成，不同平臺(tái)間的數(shù)據(jù)交互增加了大量臨時(shí)數(shù)據(jù)，既增加了數(shù)據(jù)交互時(shí)間，降低了信號(hào)處理效率，又增大了信號(hào)處理機(jī)對(duì)存儲(chǔ)器的需求，與彈載平臺(tái)的硬件資源和計(jì)算資源緊缺的實(shí)際情況相悖；其二是，當(dāng)雷達(dá)數(shù)據(jù)量較大時(shí)，為了達(dá)到信號(hào)處理實(shí)時(shí)性要求，雷達(dá)通常采用多通道多任務(wù)處理技術(shù)，受制于DSP芯片內(nèi)部處理器的個(gè)數(shù)，單塊DSP芯片的缺點(diǎn)是多通道多任務(wù)處理能力有限，增加DSP芯片個(gè)數(shù)雖然能夠滿足多通道多任務(wù)信號(hào)處理的需求，但是研制成本較高，降低了產(chǎn)品的經(jīng)濟(jì)效益，不適合在彈載平臺(tái)上使用。

發(fā)明內(nèi)容