[發(fā)明專利]半導體存儲裝置及存儲器系統(tǒng)

有效

• 申請?zhí)枺?/td>: 201811382313.2
• 申請日: 2018-11-20
• 公開（公告）號: CN110197689B
• 公開（公告）日: 2023-03-10
• 發(fā)明（設(shè)計）人: 王維漢;清水孝洋;柴田昇
• 申請（專利權(quán)）人: 鎧俠股份有限公司
• 主分類號: G11C16/02
• 分類號: G11C16/02;G11C16/04;G11C16/08
• 代理公司: 北京律盟知識產(chǎn)權(quán)代理有限責任公司 11287
• 代理人: 楊林勳

實施方式提供一種能夠提高可靠性的半導體存儲裝置及存儲器系統(tǒng)。實施方式的半導體存儲裝置包含：第1存儲器單元(SU0)，包含第1～第3存儲單元(MT)；第2存儲器單元(SU1)，包含第4～第6存儲單元(MT)；及第3存儲器單元(SU2)，包含第7～第9存儲單元(MT)。當對連接于第1字線的第1、第4及第7存儲單元中的任一個執(zhí)行第2寫入動作時，最初選擇第1存儲單元，當對連接于第2字線的第2、第5及第8存儲單元中的任一個執(zhí)行第2寫入動作時，最初選擇第5存儲單元，當對連接于第3字線的第3、第6及第9存儲單元中的任一個執(zhí)行第2寫入動作時，最初選擇第9存儲單元。

[相關(guān)申請案]

本申請案享有以日本專利申請案2018-32989號(申請日：2018年2月27日)及日本專利申請案2018-192037號(申請日：2018年10月10日)為基礎(chǔ)申請案的優(yōu)先權(quán)。本申請案是通過參照這些基礎(chǔ)申請案而包含基礎(chǔ)申請案的全部內(nèi)容。

技術(shù)領(lǐng)域

本發(fā)明的實施方式涉及一種半導體存儲裝置及存儲器系統(tǒng)。

背景技術(shù)

作為半導體存儲裝置，已知有NAND(Not AND，與非)型閃存。

發(fā)明內(nèi)容

實施方式提供一種能夠提高可靠性的半導體存儲裝置及存儲器系統(tǒng)。

實施方式的半導體存儲裝置包含：第1存儲器單元，包含具有第1至第3存儲單元及第1選擇晶體管的第1存儲器串；第2存儲器單元，包含具有第4至第6存儲單元及第2選擇晶體管的第2存儲器串；第3存儲器單元，包含具有第7至第9存儲單元及第3選擇晶體管的第3存儲器串；第1字線，連接于第1、第4及第7存儲單元的柵極；第2字線，連接于第2、第5及第8存儲單元的柵極；第3字線，連接于第3、第6及第9存儲單元的柵極；第1至第3選擇柵極線，分別連接于第1至第3選擇晶體管；及行解碼器，連接于第1至第3字線及第1至第3選擇柵極線。第1至第9存儲單元能夠分別保存多個比特的數(shù)據(jù)，多個比特的數(shù)據(jù)的寫入動作包含第1寫入動作及第2寫入動作。在寫入動作中，當對連接于第1字線的第1、第4及第7存儲單元中的任一個執(zhí)行第2寫入動作時，最初選擇第1存儲單元，當對連接于第2字線的第2、第5及第8存儲單元中的任一個執(zhí)行第2寫入動作時，最初選擇第5存儲單元，當對連接于第3字線的第3、第6及第9存儲單元中的任一個執(zhí)行第2寫入動作時，最初選擇第9存儲單元。

附圖說明

圖1是第1實施方式的存儲器系統(tǒng)的框圖。

圖2是第1實施方式的存儲器系統(tǒng)所具備的RAM的框圖。

圖3是第1實施方式的半導體存儲裝置所具備的存儲單元陣列的電路圖。

圖4是表示第1實施方式的半導體存儲裝置中的存儲單元晶體管的數(shù)據(jù)分配、閾值分布及讀出電平的圖。

圖5是表示第1實施方式的半導體存儲裝置中的第1寫入動作所引起的存儲單元晶體管的閾值分布的變化的圖。

圖6是表示第1實施方式的半導體存儲裝置中的第2寫入動作所引起的存儲單元晶體管的閾值分布的變化的圖。

圖7是表示第1實施方式的存儲器系統(tǒng)中的第1寫入動作的指令序列的圖。

圖8是表示第1實施方式的存儲器系統(tǒng)中的第2寫入動作的指令序列的圖。

圖9是第1實施方式的半導體存儲裝置中的寫入動作的流程圖。

圖10是在第1實施方式的半導體存儲裝置中的寫入動作中，選擇串單元的轉(zhuǎn)換動作的流程圖。

圖11是表示第1實施方式的半導體存儲裝置中的區(qū)塊的數(shù)據(jù)寫入順序的圖。

圖12是表示第1實施方式的半導體存儲裝置中的字線群的第2寫入動作的順序的圖。