[發明專利]半導體存儲裝置及存儲器系統

有效

• 申請號: 201811382313.2
• 申請日: 2018-11-20
• 公開（公告）號: CN110197689B
• 公開（公告）日: 2023-03-10
• 發明（設計）人: 王維漢;清水孝洋;柴田昇
• 申請（專利權）人: 鎧俠股份有限公司
• 主分類號: G11C16/02
• 分類號: G11C16/02;G11C16/04;G11C16/08
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 楊林勳

1.一種半導體存儲裝置，具備：

第1存儲器單元，包含具有第1至第3存儲單元及第1選擇晶體管的第1存儲器串；

第2存儲器單元，包含具有第4至第6存儲單元及第2選擇晶體管的第2存儲器串；

第3存儲器單元，包含具有第7至第9存儲單元及第3選擇晶體管的第3存儲器串；

第1字線，連接于所述第1、第4及第7存儲單元的柵極；

第2字線，連接于所述第2、第5及第8存儲單元的柵極；

第3字線，連接于所述第3、第6及第9存儲單元的柵極；

第1至第3選擇柵極線，分別連接于所述第1至第3選擇晶體管；及

行解碼器，連接于所述第1至第3字線及所述第1至第3選擇柵極線；且

所述第1至第9存儲單元能夠分別保存多個比特的數據，

所述多個比特的數據的寫入動作包含第1寫入動作及第2寫入動作，

在所述寫入動作中，當對連接于所述第1字線的所述第1、第4及第7存儲單元中的任一個執行所述第2寫入動作時，最初選擇所述第1存儲單元，當對連接于所述第2字線的所述第2、第5及第8存儲單元中的任一個執行所述第2寫入動作時，最初選擇所述第5存儲單元，當對連接于所述第3字線的所述第3、第6及第9存儲單元中的任一個執行所述第2寫入動作時，最初選擇所述第9存儲單元。

2.根據權利要求1所述的半導體存儲裝置，其中在所述寫入動作中，連接于所述第1字線的所述第1、第4及第7存儲單元是按照所述第1存儲單元、所述第4存儲單元及所述第7存儲單元的順序執行所述第2寫入動作，連接于所述第2字線的所述第2、第5及第8存儲單元是按照所述第5存儲單元、所述第8存儲單元及所述第2存儲單元的順序執行所述第2寫入動作，連接于所述第3字線的所述第3、第6及第9存儲單元是按照所述第9存儲單元、所述第3存儲單元及所述第6存儲單元的順序執行所述第2寫入動作。

3.根據權利要求1或2所述的半導體存儲裝置，其中依序執行對所述第2存儲單元的所述第1寫入動作及對所述第1存儲單元的所述第2寫入動作，且

依序執行對所述第6存儲單元的所述第1寫入動作及對所述第5存儲單元的所述第2寫入動作。

4.根據權利要求1或2所述的半導體存儲裝置，其中在所述寫入動作中，當對連接于所述第2字線的所述第2、第5及第8存儲單元中的任一個執行所述第1寫入動作時，最初選擇所述第2存儲單元，當對連接于所述第3字線的所述第3、第6及第9存儲單元中的任一個執行所述第1寫入動作時，最初選擇所述第6存儲單元。

5.一種存儲器系統，具備半導體存儲裝置及控制器，且

所述半導體存儲裝置具備：

第1存儲器單元，包含具有第1至第3存儲單元及第1選擇晶體管的第1存儲器串；

第2存儲器單元，包含具有第4至第6存儲單元及第2選擇晶體管的第2存儲器串；

第3存儲器單元，包含具有第7至第9存儲單元及第3選擇晶體管的第3存儲器串；

第1字線，連接于所述第1、第4及第7存儲單元的柵極；

第2字線，連接于所述第2、第5及第8存儲單元的柵極；

第3字線，連接于所述第3、第6及第9存儲單元的柵極；

第1至第3選擇柵極線，分別連接于所述第1至第3選擇晶體管；及

行解碼器，連接于所述第1至第3字線及所述第1至第3選擇柵極線；且

所述第1至第9存儲單元能夠分別保存多個比特的數據，

所述多個比特的數據的寫入動作包含第1寫入動作及第2寫入動作，

所述控制器是以如下方式對所述半導體存儲裝置進行指示，也就是在所述半導體存儲裝置的寫入動作中，當對連接于所述第1字線的所述第1、第4及第7存儲單元中的任一個執行所述第2寫入動作時，最初選擇所述第1存儲單元，當對連接于所述第2字線的所述第2、第5及第8存儲單元中的任一個執行所述第2寫入動作時，最初選擇所述第5存儲單元，當對連接于所述第3字線的所述第3、第6及第9存儲單元中的任一個執行所述第2寫入動作時，最初選擇所述第9存儲單元并寫入。