[發(fā)明專利]延時鎖相環(huán)電路、同步時鐘信號方法及半導體存儲器

在審

• 申請?zhí)枺?/td>: 201811381841.6
• 申請日: 2018-11-20
• 公開（公告）號: CN111200433A
• 公開（公告）日: 2020-05-26
• 發(fā)明（設計）人: 牟文杰
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: H03L7/081
• 分類號: H03L7/081;G11C11/4076
• 代理公司: 北京市鑄成律師事務所 11313
• 代理人: 陳建煥;武晨燕

本發(fā)明提供一種延時鎖相環(huán)電路、同步時鐘信號方法及半導體存儲器。延時鎖相環(huán)電路包括延時鏈、第一寄存器、第一寄存器、邏輯處理單元、控制單元、復制延時單元以及鑒相器；延時鏈用于對輸入信號進行延遲；邏輯處理單元用于讀取第一寄存器和第二寄存器的設置編碼，得到預估時鐘周期；控制單元連接邏輯處理單元和延時鏈，用于設置延時鏈的初始長度；復制延時單元連接延時鏈，用于產生復制延時信號；鑒相器連接復制延時單元，用于輸出比較結果信號；控制單元連接鑒相器，用于沿初始長度繼續(xù)調整接入延時鏈的長度。本發(fā)明通過讀取寄存器的設置編碼，獲取預估時鐘周期，從而對延時鏈的長度進行快速調整，保證電路的可靠性和準確性。

技術領域

本發(fā)明涉及半導體集成電路領域，具體涉及一種延時鎖相環(huán)電路、同步時鐘信號方法及半導體存儲器。

背景技術

本部分旨在為權利要求書中陳述的本發(fā)明實施例提供背景或上下文。此處的描述不因為包括在本部分中就承認是現有技術。

由于DDR(Double Data Rate SDRAM，雙倍速率同步動態(tài)隨機存儲器)芯片的工作時鐘頻率會改變，因此，需要延時鎖相環(huán)電路總能在工作時鐘頻率改變時快速、準確的鎖定時鐘。

在工作時鐘頻率在較高頻率和較低頻率之間任意切換時，工作時鐘周期也會在皮秒(ps)到納秒(ns)之間變化，需要在不同的工作時鐘頻率設置適合的延時時間。

發(fā)明內容

本發(fā)明實施例提供了一種延時鎖相環(huán)電路、同步時鐘信號方法及半導體存儲器，以至少緩解或解決現有技術中的一項或多項技術問題。

第一方面，本發(fā)明實施例提供了一種延時鎖相環(huán)電路，包括：

延時鏈，用于對輸入時鐘信號進行延遲，并根據所述延時鏈的長度輸出所述時鐘信號的延時信號；

第一寄存器，包括反映存儲器工作在第一時鐘頻率范圍下的設置編碼；

第二寄存器，包括反映存儲器工作在第二時鐘頻率范圍下的設置編碼；

邏輯處理單元，具有兩個輸入端，所述兩個輸入端分別與所述第一寄存器和所述第二寄存器連接，所述邏輯處理單元用于對所述第一寄存器和所述第二寄存器中的設置編碼進行邏輯處理，以得到所述時鐘信號的預估時鐘周期，其中，所述預估時鐘周期包括寬頻帶下的時鐘周期，以及所述寬頻帶包括所述第一時鐘頻率范圍和所述第二時鐘頻率范圍；

控制單元，連接于所述邏輯處理單元和所述延時鏈之間，用于根據所述預估時鐘周期設置所述延時鏈的初始長度，以調整所述延時信號對所述時鐘信號的延時時間；

復制延時單元，連接于所述延時鏈的輸出端，所述復制延時單元用于模擬一段路徑的固定延時產生復制延遲信號，所述路徑的固定延時是從延時鎖相環(huán)的輸出時鐘到固定觸發(fā)器的時鐘端；

鑒相器，所述鑒相器的兩個輸入端分別連接于所述復制延時單元的輸出端和所述時鐘信號，所述鑒相器用于比較所述時鐘信號和所述復制延時信號的相位，并輸出比較結果信號；

所述控制單元連接于所述鑒相器的輸出端，用于根據所述比較結果信號，沿所述初始長度繼續(xù)調整接入所述延時鏈的長度。

在一可實施方式中，所述延時鏈包括多個串聯的延時單元，其中，所述第一個延時單元的輸入端連接于所述時鐘信號，所述控制單元控制第N個所述延時單元的輸出端作為所述延時鏈的初始輸出端，并以第一個所述延時單元的輸入端至所述初始輸出端之間的長度為初始長度。

在一可實施方式中，當第N個所述延時單元的輸出端作為所述初始輸出端時，所述延時時間匹配所述預估時鐘周期的一半。

在一可實施方式中，所述比較結果信號包括增加信號、減少信號和對齊信號；