[發明專利]延時鎖相環電路、同步時鐘信號方法及半導體存儲器

在審

• 申請號: 201811381841.6
• 申請日: 2018-11-20
• 公開（公告）號: CN111200433A
• 公開（公告）日: 2020-05-26
• 發明（設計）人: 牟文杰
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: H03L7/081
• 分類號: H03L7/081;G11C11/4076
• 代理公司: 北京市鑄成律師事務所 11313
• 代理人: 陳建煥;武晨燕

1.一種延時鎖相環電路，其特征在于，包括：

延時鏈，用于對輸入時鐘信號進行延遲，并根據所述延時鏈的長度輸出所述時鐘信號的延時信號；

第一寄存器，包括反映存儲器工作在第一時鐘頻率范圍下的設置編碼；

第二寄存器，包括反映存儲器工作在第二時鐘頻率范圍下的設置編碼；

邏輯處理單元，具有兩個輸入端，所述兩個輸入端分別與所述第一寄存器和所述第二寄存器連接，所述邏輯處理單元用于對所述第一寄存器和所述第二寄存器中的設置編碼進行邏輯處理，以得到所述時鐘信號的預估時鐘周期，其中，所述預估時鐘周期包括寬頻帶下的時鐘周期，以及所述寬頻帶包括所述第一時鐘頻率范圍和所述第二時鐘頻率范圍；

控制單元，連接于所述邏輯處理單元和所述延時鏈之間，用于根據所述預估時鐘周期設置所述延時鏈的初始長度，以調整所述延時信號對所述時鐘信號的延時時間；

復制延時單元，連接于所述延時鏈的輸出端，所述復制延時單元用于模擬一段路徑的固定延時產生復制延遲信號，所述路徑的固定延時是從延時鎖相環的輸出時鐘到固定觸發器的時鐘端；

鑒相器，所述鑒相器的兩個輸入端分別連接于所述復制延時單元的輸出端和所述時鐘信號，所述鑒相器用于比較所述時鐘信號和所述復制延時信號的相位，并輸出比較結果信號；

所述控制單元連接于所述鑒相器的輸出端，用于根據所述比較結果信號，沿所述初始長度繼續調整接入所述延時鏈的長度。

2.如權利要求1所述的延時鎖相環電路，其特征在于，所述延時鏈包括多個串聯的延時單元，其中，所述第一個延時單元的輸入端連接于所述時鐘信號，所述控制單元控制第N個所述延時單元的輸出端作為所述延時鏈的初始輸出端，并以第一個所述延時單元的輸入端至所述初始輸出端之間的長度為初始長度。

3.如權利要求2所述的延時鎖相環電路，其特征在于，當第N個所述延時單元的輸出端作為所述初始輸出端時，所述延時時間匹配所述預估時鐘周期的一半。

4.如權利要求2所述的延時鎖相環電路，其特征在于，所述比較結果信號包括增加信號、減少信號和對齊信號；

所述控制單元用于：當接收所述增加信號時，控制所述延時鏈沿所述初始輸出端增加接入所述延時鏈的所述延時單元的數量；當接收所述減少信號時，控制所述延時鏈沿所述初始輸出端減少接入所述延時鏈的所述延時單元的數量；當接收所述對齊信號時，保持接入所述延時鏈的所述延時單元的數量。

5.如權利要求1至4任一項所述的延時鎖相環電路，其特征在于，所述寬頻帶包括3200Mb/s及以下的頻率。

6.如權利要求1至4任一項所述的延時鎖相環電路，其特征在于，所述第一寄存器包括MR2模式寄存器，所述第二寄存器包括MR6模式寄存器。

7.一種延時鎖相環電路同步時鐘信號的方法，應用于權利要求1所述的延時鎖相環電路，其特征在于，包括：

將時鐘信號輸入延時鏈，并根據所述延時鏈的長度輸出所述時鐘信號的延時信號；

對第一寄存器和第二寄存器中的設置編碼進行邏輯處理，以得到所述時鐘信號的預估時鐘周期，其中，所述預估時鐘周期包括寬頻帶下的預估時鐘周期；以及

根據所述預估時鐘周期設置所述延時鏈的初始長度，以調整所述延時信號對所述時鐘信號的延時時間；

根據延時鎖相環的輸出時鐘端到固定觸發器的時鐘端的延遲信息產生復制延遲信號；

比較所述時鐘信號和所述復制延時信號的相位，并輸出比較結果信號；

根據所述比較結果信號，沿所述初始長度繼續調整接入所述延時鏈的長度。