[發明專利]基于預測的高效高速緩存行處理的系統和方法

在審

• 申請號: 201811374838.1
• 申請日: 2018-11-19
• 公開（公告）號: CN109815163A
• 公開（公告）日: 2019-05-28
• 發明（設計）人: 埃里克·恩斯特·黑格斯滕;安德里亞斯·卡爾·森布蘭特;大衛·伯納德·布萊克-謝弗
• 申請（專利權）人: 三星電子株式會社
• 主分類號: G06F12/084
• 分類號: G06F12/084;G06F12/1027
• 代理公司: 北京天昊聯合知識產權代理有限公司 11112
• 代理人: 趙南;張帆

本公開提供一種用于處理器的數據管理方法，所述處理器被分配有第一高速緩存、第二高速緩存和行為歷史表，所述方法包括：跟蹤存儲在第一高速緩存和第二高速緩存中的至少一個中的重用信息學習高速緩存行；將重用信息記錄在行為歷史表中；并且基于行為歷史表中的重用信息，關于將對存儲在第一高速緩存和第二高速緩存中的多個高速緩存行執行的未來操作確定放置策略。本公開還提供一種多處理器系統和計算機可讀存儲介質。

相關申請的交叉引用

于2017年11月20日向美國專利商標局提交的美國臨時申請No.62/588,715通過引用整體并入本文。

技術領域

本發明構思的至少一些示例實施例一般涉及用于訪問計算機存儲器裝置中的數據的方法和系統，更具體地，涉及用于預測數據單元行為并基于這些預測應用修改或者，可替換地，應用優化的機制和技術。

背景技術

現今的處理器通常配備有高速緩存，高速緩存可以存儲被存儲在某些高容量存儲器中的數據的副本和指令的副本。這種高容量存儲器的現今流行的示例是動態隨機存取存儲器(DRAM)。在本文中，術語“存儲器”將用于共同指代所有現有和未來的存儲器實施方式。高速緩沖存儲器，或簡稱為“高速緩存”，通常由比其他存儲器實施方式小得多且快得多的存儲器構建，并且隨后可以在任何給定時間僅保持存儲在主存儲器或輔助存儲裝置中的數據中的一小部分的副本。今天，高速緩存通常使用SRAM實現，并且可以使用DRAM實現大型高速緩存。可以使用任何現有和未來的存儲器技術來實現本文描述的高速緩存。

通常，計算機系統的存儲器系統包括一系列高速緩存，其中較大和較慢的高速緩存(這里稱為較高級高速緩存)靠近主存儲器并且較小和較快的高速緩存(這里稱為較低級的高速緩存)靠近處理器。該配置通常稱為高速緩存層次結構、存儲器層次結構或存儲器系統。高速緩存層次結構中的每個級稱為高速緩存級。圖1是示出計算機系統的一部分的框圖。在圖1所示的示例中，計算機系統是多處理器系統，其中每個CPU 101被分配其自己的第一級專用高速緩存102(L1高速緩存)。下面參考圖2描述CPU 101和L1高速緩存102的更詳細示例。專用高速緩存是這樣一種高速緩存，其中數據單元的空間只能響應高速緩存本地的CPU(或位于與高速緩存相同的節點中的CPU，其中高速緩存是該節點專用的)的活動。在該示例中，第二級高速緩存103由所有CPU 101共享，并且可以包含由所有CPU 101訪問的數據和指令。因為可以使數據單元的空間響應于任何CPU 101的活動，所以高速緩存103是全局高速緩存。此外，高速緩存103是共享高速緩存，因為每個數據單元只能存在于一個共享副本中(而每個專用高速緩存可以具有其自己的復制副本)。存儲器105還存儲由所有CPU 101訪問的指令和數據。通常使用物理地址(或簡稱為PA)來訪問(主)存儲器105，而由CPU 101產生的地址通常是虛擬地址。例如圖1所示的系統，具有多個CPU和多個專用高速緩存的計算機系統，需要一種有效機制，在各個高速緩存中的一個高速緩存中找到所請求的數據單元，以及保持在不同節點中存儲的數據的多個副本是一致的。

除了主存儲器和高速緩沖存儲器之外，這種計算機系統通常還包括一個或多個輔助存儲裝置。這些輔助存儲裝置可以包括硬盤驅動器、光盤驅動器、閃存驅動器等中的一個或多個，這里由磁盤104共同表示。磁盤或輔助存儲器104可以存儲比存儲器105多幾個數量級的數據，但不能使用物理地址直接訪問。如果CPU 101想要訪問存儲在磁盤104上的數據，則虛擬存儲器系統(圖1中未示出)將大塊數據(通常稱為頁面)從磁盤104移動到存儲器105，并創建從與該頁面對應的虛擬地址到物理地址的轉譯。特殊類型的轉譯高速緩存(圖1中未示出)(通常稱為“轉譯后備緩沖器(translation look-as ide buffer)”或簡稱TLB)對從虛擬頁面到物理頁面的轉譯映射進行高速緩存。虛擬存儲器系統可以被視為高速緩存系統，其將位于磁盤104中的數據的一部分存儲在存儲器105中。