[發明專利]FPGA信號時序的獲取方法及系統

有效

• 申請號: 201811367050.8
• 申請日: 2018-11-16
• 公開（公告）號: CN110502067B
• 公開（公告）日: 2022-09-27
• 發明（設計）人: 朱懷宇;郭春;姜群興;司勝劍;史騰;吳藝璇;高斌華;呂鑫;古天悅
• 申請（專利權）人: 國核自儀系統工程有限公司
• 主分類號: G06F1/14
• 分類號: G06F1/14
• 代理公司: 上海弼興律師事務所 31283
• 代理人: 薛琦;李夢男

本發明公開了一種FPGA信號時序的獲取方法及系統。所述獲取方法包括：獲取信號請求；所述信號請求包括目標信號；根據所述目標信號確定所述RTL文件描述的硬件電路的目標信號點；根據所述目標信號點在所述RTL文件中添加約束語句；執行所述RTL文件，獲取所述目標信號點的直接捕獲信號；根據所述硬件電路和所述直接捕獲信號計算間接捕獲信號；所述目標信號包括所述直接捕獲信號和所述間接捕獲信號。本發明實現了用最少的FPGA資源獲取用戶所需的任意信號。

技術領域

本發明涉及電子產品技術領域，特別涉及一種FPGA(現場可編程門陣列)信號時序的獲取方法及系統。

背景技術

隨著FPGA的容量越來越大，內部分布式RAM(隨機存取存儲器)和Block RAM(塊隨機存儲器)資源越來越豐富，在FPGA的調試過程中，內嵌調試IPCore(IP核)和存儲足夠周期的信號時序成為可能。各FPGA廠商都有現成的在線邏輯分析儀，比如Xilinx的ChipScope，Altera的SignalTap，它們的原理是把想觀察的信號都連接到調試IPcore上，系統運行時，把符合觸發條件的信號都保存到RAM中，然后通過JTAG(一種國際標準測試協議)接口讀到顯示軟件，所連即所見。但是以上方法，調試中抓取信號有缺陷，當用戶需要看FPGA內部很多信號的時候，FPGA內部資源必然不夠，就會出現“挑選信號-綜合-映射-布局布線-下載”五個步驟的循環，很耗時間和精力。有些場合，甚至需要能看到FPGA內部所有信號，現有的FPGA內嵌邏輯分析儀不能實現以上需求。

發明內容

本發明要解決的技術問題是為了克服現有技術中獲取FPGA信號很耗時間和精力，且無法獲取FPGA內部所有信號的缺陷，提供一種FPGA信號時序的獲取方法及系統。

本發明是通過下述技術方案來解決上述技術問題：

一種FPGA信號時序的獲取方法，FPGA包括RTL(寄存器傳輸級)文件，所述獲取方法包括：

獲取信號請求；所述信號請求包括目標信號；

根據所述目標信號確定所述RTL文件描述的硬件電路的目標信號點；

根據所述目標信號點在所述RTL文件中添加約束語句；

執行所述RTL文件，獲取所述目標信號點的直接捕獲信號；

根據所述硬件電路和所述直接捕獲信號計算間接捕獲信號；

所述目標信號包括所述直接捕獲信號和所述間接捕獲信號。

較佳地，IP核執行所述RTL文件，并獲取所述直接捕獲信號。

較佳地，所述信號請求還包括：所述IP核的觸發條件和捕獲深度；

獲取所述目標信號點的直接捕獲信號的步驟，具體包括：

所述IP核根據所述觸發條件和所述捕獲深度獲取所述直接捕獲信號。

較佳地，根據所述目標信號點在所述RTL文件中添加約束語句的步驟之前，還包括：

對所述硬件電路的信號點進行編號；

按照編號順序存儲所述目標信號點。

較佳地，所述獲取方法，還包括：

繪制所述目標信號的時序圖。

一種FPGA信號時序的獲取系統，FPGA包括RTL文件，所述獲取系統包括：

請求獲取模塊，用于獲取信號請求；所述信號請求包括目標信號；

預編譯模塊，用于根據所述目標信號確定所述RTL文件描述的硬件電路的目標信號點，并根據所述目標信號點在所述RTL文件中添加約束語句；