[發(fā)明專利]一種3Gsps信號處理平臺的時鐘系統(tǒng)

在審

• 申請?zhí)枺?/td>: 201811357612.0
• 申請日: 2018-11-15
• 公開（公告）號: CN109542162A
• 公開（公告）日: 2019-03-29
• 發(fā)明（設計）人: 舒德軍;胡紅偉;吳智慧
• 申請（專利權）人: 南京長峰航天電子科技有限公司
• 主分類號: G06F1/12
• 分類號: G06F1/12
• 代理公司: 南京縱橫知識產權代理有限公司 32224
• 代理人: 董建林;張歡歡

本發(fā)明公開了一種3Gsps信號處理平臺的時鐘系統(tǒng)，包括依次相連的AD時鐘緩沖器、AD轉換單元和FPGA1處理單元，以及依次相連的DA時鐘緩沖器、DA轉換單元和FPGA2處理單元，外部時鐘輸入AD時鐘緩沖器轉換為差分信號，此差分信號輸入AD轉換單元作為其工作時鐘，AD轉換單元輸出差分信號傳給FPGA1處理單元作為其基準時鐘；外部時鐘輸入DA時鐘緩沖器轉換為差分信號，此差分信號輸入DA轉換單元作為其工作時鐘，DA轉換單元輸出差分信號傳給FPGA2處理單元作為其基準時鐘；FPGA1處理單元與FPGA2處理單元同步。本發(fā)明實現(xiàn)系統(tǒng)中兩路FPGA分別處理ADC、DAC信號，并在參考時鐘的基準下實現(xiàn)同步。

技術領域

本發(fā)明涉及雷達中頻信號處理技術領域，具體涉及一種3Gsps信號處理平臺的時鐘系統(tǒng)。

背景技術

在雷達、通信、電子戰(zhàn)等領域中，都會對射頻信號或者中頻信號進行接收、采集、處理等，而隨著微電子技術的飛速發(fā)展，F(xiàn)PGA的工作時鐘，以及高速AD、高速DA芯片的工作時鐘越來越高。而以FPGA為核心的設計，結合ADC芯片、DAC芯片等不同時鐘系統(tǒng)的外圍電路的設計，成為設計的難點，如何將高速AD、高速DA與FPGA的時鐘系統(tǒng)，較好的結合起來工作，來使得整個系統(tǒng)高效的工作，AD、DA以及系統(tǒng)時鐘同步、穩(wěn)定的工作，成為了目前急需解決的問題。

發(fā)明內容

本發(fā)明的目的在于克服現(xiàn)有技術中的不足，提供了一種3Gsps信號處理平臺的時鐘系統(tǒng)，實現(xiàn)系統(tǒng)中兩路FPGA分別處理ADC、DAC信號的同步。

為解決上述技術問題，本發(fā)明提供了一種3Gsps信號處理平臺的時鐘系統(tǒng)，其特征是，包括依次相連的AD時鐘緩沖器、AD轉換單元和FPGA1處理單元，以及依次相連的DA時鐘緩沖器、DA轉換單元和FPGA2處理單元，

外部時鐘輸入AD時鐘緩沖器后轉換為差分信號，此差分信號輸入AD轉換單元作為其工作時鐘，AD轉換單元輸出差分信號傳給FPGA1處理單元作為其基準時鐘；

外部時鐘輸入DA時鐘緩沖器后轉換為差分信號，此差分信號輸入DA轉換單元作為其工作時鐘，DA轉換單元輸出差分信號傳給FPGA2處理單元作為其基準時鐘；

FPGA1處理單元用來處理ADC信號，F(xiàn)PGA2處理單元用來處理DAC信號，F(xiàn)PGA1處理單元與FPGA2處理單元以差分模式進行同步通信。

優(yōu)選的，AD轉換單元包括ADC12D1800芯片。

優(yōu)選的，ADC12D1800芯片的輸入的外部時鐘為1.5GHz。

優(yōu)選的，AD轉換單元輸出的LVDS差分信號頻率為375MHz。

優(yōu)選的，DA轉換單元輸入的外部時鐘為3GHz。

優(yōu)選的，DA轉換單元輸出的LVDS差分信號頻率為375MHz。

優(yōu)選的，還包括參考時鐘，參考時鐘信號分別輸入FPGA1處理單元和FPGA2處理單元中。

優(yōu)選的，參考時鐘經時鐘驅動芯片轉換為LVDS高速差分信號，分別為Sync+、Sync-，將Sync+連接到FPGA1處理單元中，將Sync-連接到FPGA2處理單元中。

與現(xiàn)有技術相比，本發(fā)明所達到的有益效果是：本發(fā)明利用本AD轉換單元輸出的差分信號作為時鐘信號來提供給FPGA1處理單元，為FPGA1處理單元提供基準時鐘，實現(xiàn)AD轉換單元與FPGA1處理單元的同步，利用DA轉換單元輸出的差分信號作為時鐘信號來提供給FPGA2處理單元，為FPGA2處理單元提供基準時鐘，實現(xiàn)DA轉換單元與FPGA2處理單元的同步，并通過引入?yún)⒖紩r鐘，來實現(xiàn)FPGA1處理單元與FPGA2處理單元之間的同步。

附圖說明

圖1是本發(fā)明時鐘系統(tǒng)的原理示意圖；