[發明專利]一種半導體器件的制造方法、半導體器件和電子裝置

有效

• 申請號: 201811326365.8
• 申請日: 2018-11-08
• 公開（公告）號: CN111162044B
• 公開（公告）日: 2022-09-20
• 發明（設計）人: 王楠
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L21/8234
• 分類號: H01L21/8234;H01L27/088;H01L29/06;H01L29/78
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 董巍;高偉

本發明提供一種半導體器件的制造方法、半導體器件和電子裝置，所述方法包括：提供半導體襯底；在所述半導體襯底上形成沿第一方向延伸的鰭片墻；切斷所述鰭片以形成至少兩個彼此隔離的鰭片結構；形成圍繞所述鰭片結構的隔離結構，所述隔離結構露出部分所述鰭片結構；沿與所述第一方向交叉的第二方向形成與所述鰭片結構相交的柵極結構；在所述柵極結構兩側的鰭片結構上形成源/漏極外延層。根據本發明的半導體器件的制造方法、半導體器件和電子裝置，形成的源/漏極外延層部分與鰭片結構部分接觸，源漏極下方位于隔離結構中構成的源漏極漏電流的通道的鰭片結構面積減小，大大降低了鰭片結構場效應晶體管的斷態漏電漏，從而減小了器件的靜態功耗。

技術領域

本發明涉及半導體制造領域，具體而言涉及一種半導體器件的制造方法、半導體器件和電子裝置。

背景技術

隨著半導體器件的尺寸逐漸減小，FinFET器件中斷態漏電流帶來的器件功耗越來越顯著。體硅形成的FinFET器件具有三柵結構，其柵極對鰭片結構底部的控制非常薄弱。當FinFET晶體管處于阻斷狀態時，源漏極之間的斷態電流在集中鰭片結構底部，產生斷態漏電流，增加器件的靜態功耗。

為此，有必要提出一種新的半導體器件的制造方法、半導體器件和電子裝置，用以解決現有技術中的問題。

發明內容

在發明內容部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本發明的發明內容部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。

本發明提供了一種半導體器件的制造方法，所述方法包括：

提供半導體襯底；

在所述半導體襯底上形成沿第一方向延伸的鰭片墻；

切斷所述鰭片以形成至少兩個彼此隔離的鰭片結構；

形成圍繞所述鰭片結構的隔離結構，所述隔離結構露出部分所述鰭片結構；

沿與所述第一方向交叉的第二方向形成與所述鰭片結構相交的柵極結構；

在所述柵極結構兩側的鰭片結構上形成源/漏極外延層。

示例性地，切斷所述第一鰭片結構以形成至少兩個彼此隔離的鰭片結構的方法包括：

形成所述半導體襯底和所述鰭片墻的犧牲層，所述犧牲層具有平坦的表面；

形成覆蓋所述犧牲層的圖案化掩膜層，所述圖案化掩膜層在與所述第一方向交叉的第三方向延伸；

以所述圖案化掩膜層為掩膜刻蝕位于所述圖案化掩膜層下方以外的所述犧牲層與所述鰭片墻；

去除所述圖案化掩膜層和所述犧牲層。

示例性地，所述以所述圖案化掩膜層為掩膜刻蝕所述犧牲層與所述鰭片墻的步驟包括：

執行干法刻蝕工藝，去除位于所述圖案化掩膜層下方以外的所述犧牲層和所述鰭片墻，以形成具有垂直側壁的所述鰭片結構。

示例性地，所述以所述圖案化掩膜層為掩膜刻蝕所述犧牲層與所述鰭片墻的步驟還包括：

在所述干法刻蝕工藝之后執行濕法刻蝕工藝，以使所述鰭片結構上擬由所述隔離結構隔離的部分的尺寸減小。

示例性地，在所述第一方向上，所述鰭片結構的寬度大于所述柵極結構的寬度。

示例性地，在所述第一方向上，所述鰭片結構的寬度等于所述柵極結構的寬度。

示例性地，在所述柵極結構兩側的鰭片結構上形成源/漏極外延層的步驟包括：

執行外延工藝，以形成所述源/漏極外延層。