[發(fā)明專利]制造包括增強頂部晶片的半導體封裝的方法

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• 申請日: 2018-11-08
• 公開（公告）號: CN110176403A
• 公開（公告）日: 2019-08-27
• 發(fā)明（設計）人: 韓權(quán)煥
• 申請（專利權(quán)）人: 愛思開海力士有限公司
• 主分類號: H01L21/56
• 分類號: H01L21/56;H01L21/78;H01L23/31;H01L23/522
• 代理公司: 北京三友知識產(chǎn)權(quán)代理有限公司 11127
• 代理人: 劉久亮;黃綸偉

1.一種制造半導體封裝的方法，該方法包括以下步驟：

在基礎(chǔ)晶片晶圓上形成層疊結(jié)構(gòu)；

在所述層疊結(jié)構(gòu)上設置頂部晶片晶圓；以及

形成填充所述基礎(chǔ)晶片晶圓與所述頂部晶片晶圓之間的空間的模制層。

2.根據(jù)權(quán)利要求1所述的方法，其中，所述頂部晶片晶圓的厚度大于所述基礎(chǔ)晶片晶圓的厚度。

3.根據(jù)權(quán)利要求1所述的方法，其中，所述層疊結(jié)構(gòu)包括芯晶片。

4.根據(jù)權(quán)利要求3所述的方法，其中，所述頂部晶片晶圓的厚度大于各個所述芯晶片的厚度。

5.根據(jù)權(quán)利要求1所述的方法，其中，所述頂部晶片晶圓是虛擬硅晶圓。

6.根據(jù)權(quán)利要求3所述的方法，

其中，所述基礎(chǔ)晶片晶圓包括實現(xiàn)集成電路的多個基礎(chǔ)晶片區(qū)域以及介于多個所述基礎(chǔ)晶片區(qū)域之間的外圍區(qū)域，并且

其中，在平面圖中，所述層疊結(jié)構(gòu)分別與所述基礎(chǔ)晶片區(qū)域交疊。

7.根據(jù)權(quán)利要求6所述的方法，該方法還包括以下步驟：去除所述基礎(chǔ)晶片晶圓的所述外圍區(qū)域、所述模制層的與所述外圍區(qū)域交疊的部分以及所述頂部晶片晶圓的與所述外圍區(qū)域交疊的部分。

8.根據(jù)權(quán)利要求6所述的方法，其中，各個所述基礎(chǔ)晶片區(qū)域還包括基本上穿透所述基礎(chǔ)晶片區(qū)域的第一通孔。

9.根據(jù)權(quán)利要求8所述的方法，

其中，各個所述芯晶片還包括基本上穿透所述芯晶片的第二通孔，并且

其中，所述第二通孔電連接到所述第一通孔。

10.根據(jù)權(quán)利要求6所述的方法，

其中，所述芯晶片是存儲器半導體晶片，并且

其中，各個所述基礎(chǔ)晶片區(qū)域是集成有用于控制所述存儲器半導體晶片的控制器裝置的邏輯半導體晶片。

11.一種制造半導體封裝的方法，該方法包括以下步驟：

在基礎(chǔ)晶片晶圓上形成層疊結(jié)構(gòu)；

在所述層疊結(jié)構(gòu)上設置具有溝槽的頂部晶片晶圓，所述溝槽朝著所述基礎(chǔ)晶片晶圓開口；以及

形成填充所述基礎(chǔ)晶片晶圓與所述頂部晶片晶圓之間的空間的模制層。

12.根據(jù)權(quán)利要求11所述的方法，其中，所述頂部晶片晶圓的厚度大于所述基礎(chǔ)晶片晶圓的厚度。

13.根據(jù)權(quán)利要求11所述的方法，其中，所述層疊結(jié)構(gòu)包括芯晶片。

14.根據(jù)權(quán)利要求13所述的方法，其中，所述頂部晶片晶圓的厚度大于各個所述芯晶片的厚度。

15.根據(jù)權(quán)利要求11所述的方法，

其中，所述基礎(chǔ)晶片晶圓包括實現(xiàn)集成電路的多個基礎(chǔ)晶片區(qū)域以及介于多個所述基礎(chǔ)晶片區(qū)域之間的外圍區(qū)域，并且

其中，在平面圖中，所述層疊結(jié)構(gòu)分別與所述基礎(chǔ)晶片區(qū)域交疊。

16.根據(jù)權(quán)利要求15所述的方法，其中，所述頂部晶片晶圓的所述溝槽被設置為與所述基礎(chǔ)晶片晶圓的所述外圍區(qū)域交疊。

17.根據(jù)權(quán)利要求16所述的方法，其中，所述模制層延伸以具有填充所述頂部晶片晶圓的與所述基礎(chǔ)晶片晶圓的所述外圍區(qū)域交疊的所述溝槽的填充部分，并且

所述方法還包括以下步驟：在形成所述模制層之后，減小所述頂部晶片晶圓的厚度以暴露所述模制層的所述填充部分的頂表面。

18.根據(jù)權(quán)利要求17所述的方法，其中，如果所述填充部分的所述頂表面被暴露，則所述頂部晶片晶圓被分成通過所述填充部分彼此隔離的頂部晶片。