[發(fā)明專利]半導體存儲裝置以及讀出方法

有效

• 申請?zhí)枺?/td>: 201811323630.7
• 申請日: 2018-11-08
• 公開（公告）號: CN109801651B
• 公開（公告）日: 2021-02-26
• 發(fā)明（設(shè)計）人: 山內(nèi)一貴;妹尾真言;村上洋樹
• 申請（專利權(quán)）人: 華邦電子股份有限公司
• 主分類號: G11C7/10
• 分類號: G11C7/10;G11C7/12;G11C8/08;G11C16/08;G11C16/24;G11C16/26
• 代理公司: 北京同立鈞成知識產(chǎn)權(quán)代理有限公司 11205
• 代理人: 羅英;臧建明

本發(fā)明提供一種芯片尺寸與現(xiàn)有相比更小的半導體存儲裝置以及讀出方法。本發(fā)明的快閃存儲器(100)具有：存儲單元陣列(110)；頁面緩沖器/感測電路(160)，包含：感測節(jié)點(SNS)，對自存儲單元陣列(110)的所選擇的頁面讀出的數(shù)據(jù)進行感測；及鎖存電路，保持由感測節(jié)點(SNS)而感測到的數(shù)據(jù)；以及控制器(140)，控制自存儲單元陣列(110)的讀出或?qū)Υ鎯卧嚵?110)的程序化等操作；且感測節(jié)點(SNS)包括NMOS電容器。

技術(shù)領(lǐng)域

本發(fā)明涉及一種半導體存儲裝置以及讀出方法，尤其涉及一種反及(NAND)型快閃存儲器的頁面緩沖器/感測電路。

背景技術(shù)

NAND型快閃存儲器具備頁面緩沖器，所述頁面緩沖器保持自存儲單元陣列的選擇頁面讀出的數(shù)據(jù)，或者保持用以程序化數(shù)據(jù)至選擇頁面的數(shù)據(jù)。美國專利公開號2008/0273386中公開的快閃存儲器具備的頁面緩沖器包含暫時保存所欲程序化的數(shù)據(jù)的第1鎖存器，及保持自存儲單元陣列讀出的數(shù)據(jù)的第2鎖存器。

圖1中表示NAND型快閃存儲器的連接于一個全域位線的頁面緩沖器/感測電路的構(gòu)成。頁面緩沖器/感測電路10包含感測電路及鎖存電路。感測電路感測自選擇的存儲單元讀出的位線電位，鎖存電路保持所感測的數(shù)據(jù)或所欲程序化的數(shù)據(jù)。

感測電路包含：用以將自電壓供給部V1供給的電壓預充電至位線的晶體管BLPRE、用以箝位(clamp)位線的晶體管BLCLAMP、感測節(jié)點SNS、對感測節(jié)點SNS與鎖存節(jié)點SLR間的電荷進行轉(zhuǎn)送的晶體管BLCD、將鎖存節(jié)點SLR的電壓轉(zhuǎn)送至晶體管VG的晶體管DTG、連接于電壓供給部V2的晶體管VG、以及連接于晶體管VG與感測節(jié)點SNS之間的晶體管REG。例如，在程序化或抹除時的驗證中，感測節(jié)點SNS與鎖存節(jié)點SLR的電壓相應地電性連接于電壓供給部V2，當電壓供給部V2提供供應電壓Vcc時，感測節(jié)點SNS通過電壓供給部V2而進行充電，當電壓供給部V2提供接地電位(GND)時，感測節(jié)點SNS進行放電。

鎖存電路包含交叉耦合的一對反相器，用以使鎖存節(jié)點SLR/SLS等價的晶體管EQ_EN，用以將鎖存節(jié)點SLR/SLS連接于數(shù)據(jù)線DL、的晶體管Q1、Q2，連接于鎖存節(jié)點SLS的驗證用晶體管Q3、以及使驗證致能的晶體管Q4。數(shù)據(jù)線DL、連接于將單端信號轉(zhuǎn)換為差分信號或?qū)⒉罘中盘栟D(zhuǎn)換為單端信號的輸入輸出驅(qū)動器，在晶體管Q1、Q2的柵極供給有控制輸入輸出驅(qū)動器與數(shù)據(jù)線DL、之間的連接的切換的PCB信號。另外，晶體管Q4在驗證時通過致能信號而導通。

當將電荷自感測節(jié)點SNS轉(zhuǎn)送至鎖存節(jié)點SLR時，鎖存電路的鎖存節(jié)點SLR、SLS通過晶體管EQ_EN而等同于(equalize)1/2Vcc，并向鎖存電路的鎖存節(jié)點SLR、SLS轉(zhuǎn)送感測節(jié)點SNS的邏輯低(L)電平(對應接地電位)的數(shù)據(jù)或邏輯高(H)電平(對應供應電壓Vcc)的數(shù)據(jù)。通常，感測節(jié)點SNS包括在柵極絕緣膜中具有大電容的ONO(氧化膜/氮化膜/氧化膜)結(jié)構(gòu)的金屬氧化物半導體(Metal Oxide Semiconductor，MOS)電容器(以下稱為ONO電容器)，由此感測節(jié)點SNS上的L電平及H電平的數(shù)據(jù)皆可獲得補償。

然而，雖然此種ONO電容器可提供大的電容，但就布局的觀點而言，其專有面積變大。ONO電容器例如使用與構(gòu)成NAND串的存儲單元相同的工藝來形成，然而ONO電容器形成于與存儲單元不同的P阱中。由于ONO電容器的柵極結(jié)構(gòu)與構(gòu)成頁面緩沖器/感測電路10的NMOS晶體管(例如，晶體管DTG、晶體管VG、晶體管BLCD、晶體管BLPRE、晶體管BLCLAMP、晶體管Q1～晶體管Q4等)的柵極結(jié)構(gòu)不同，ONO電容器與構(gòu)成頁面緩沖器/感測電路10的NMOS晶體管必須形成在不同的P阱內(nèi)。今后，若不斷推進存儲單元陣列的高集成化，則伴隨于此，頁面緩沖器/感測電路10的尺寸也變大。即，感測節(jié)點SNS的ONO電容器的數(shù)量必須等于頁面緩沖器/感測電路的比特數(shù)，使ONO電容器對芯片尺寸造成很大的影響。

發(fā)明內(nèi)容