[發明專利]半導體器件及其制造方法

有效

• 申請號: 201811295411.2
• 申請日: 2018-11-01
• 公開（公告）號: CN110164866B
• 公開（公告）日: 2023-05-05
• 發明（設計）人: 李起洪;柳丞昱
• 申請（專利權）人: 愛思開海力士有限公司
• 主分類號: H10B41/20
• 分類號: H10B41/20;H10B41/30;H10B43/20;H10B43/30
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 劉久亮;黃綸偉

一種半導體器件及其制造方法，該方法包括以下步驟：形成層疊結構；形成穿透所述層疊結構的溝道層；在所述溝道層中形成第一介電層；在所述第一介電層中形成第二介電層；通過選擇性蝕刻所述第一介電層形成開口；選擇性蝕刻通過所述開口暴露的所述第二介電層；以及在所述開口中形成焊盤。

技術領域

本公開總體上涉及電子裝置，并且更具體地，涉及半導體器件及其制造方法。

背景技術

即使在切斷對非易失性存儲裝置的供電時，非易失性存儲裝置也保留所存儲的數據。近來，隨著其中存儲器單元在基板上形成為單層的二維非易失性存儲裝置的集成度的提高已達到上限，已提出其中存儲器單元在基板上垂直層疊成多層的三維非易失性存儲裝置。

通常，三維非易失性存儲裝置包括多個交替層疊的層間絕緣層和柵電極。溝道層穿透層間絕緣層，并且柵電極和存儲器單元沿著溝道層層疊。已開發出用于提高三維非易失性存儲裝置的操作可靠性的各種結構和制造方法，但需要進一步改進。

發明內容

本發明的各種實施方式提供了一種半導體器件，該半導體器件具有特性得以改進的改進的穩定結構并且有助于用于制成半導體器件的制造處理。本發明的各種其它實施方式提供了一種半導體器件的制造方法。

按照本公開的一方面，提供了一種制造半導體器件的方法，該方法包括以下步驟：形成層疊結構；形成穿透所述層疊結構的溝道層；在所述溝道層上形成第一介電層；在所述第一介電層上形成第二介電層；通過選擇性蝕刻所述第一介電層形成開口；選擇性蝕刻通過所述開口暴露的所述第二介電層；以及在所述開口中形成焊盤。

按照本公開的另一方面，提供了一種制造半導體器件的方法，該方法包括以下步驟：形成層疊結構；形成穿透所述層疊結構的溝道層；在所述溝道層上形成間隙填充層，其中，所述間隙填充層包括蝕刻速率不同的第一介電層和第二介電層；通過選擇性蝕刻所述第一介電層形成開口；選擇性蝕刻通過所述開口暴露的所述第二介電層；以及在所述開口中形成焊盤。

按照本公開的又一方面，提供了一種半導體器件，該半導體器件包括：層疊結構；溝道層，該溝道層穿透所述層疊結構；第一介電層，該第一介電層形成在所述溝道層上；第二介電層，該第二介電層形成在所述第一介電層上；以及第三介電層，該第三介電層插置在所述第一介電層和所述第二介電層之間，所述第三介電層包含蝕刻選擇性比所述第一介電層和所述第二介電層高的材料。

按照本公開的再一方面，提供了一種半導體器件，該半導體器件包括：層疊結構；溝道層，該溝道層穿透所述層疊結構；第一介電層，該第一介電層形成在所述溝道層上；第二介電層，該第二介電層形成在所述第一介電層上；以及突出部分，該突出部分位于所述第一介電層和所述第二介電層的頂部上，所述突出部分伸入到所述第二介電層中。對于本發明所屬領域的普通技術人員，根據下面結合附圖進行的描述，本發明的這些和其它特征和優點將變得清楚。

附圖說明

現在，下文中將參照附圖更充分地描述示例實施方式；然而，這些實施方式可按不同形式實施，不應該被理解為限于本文中闡述的實施方式。相反，提供這些實施方式，使得本公開將是徹底和完全的，并且將把示例實施方式的范圍充分傳達給本領域的技術人員。

在附圖中，為了圖示清晰起見，可夸大尺寸。應該理解，當元件被稱為“在”兩個元件“之間”時，它可以是這兩個元件之間的唯一元件，或者還可以存在一個或更多個居間元件。相似的參考標號始終是指相似的元件。

圖1A、圖1B、圖1C和圖1D是例示根據本公開的實施方式的半導體器件的結構的截面圖。

圖2A、圖2B、圖2C、圖2D、圖2E和圖2F是例示根據本公開的實施方式的半導體器件的制造方法的截面圖。

圖3A、圖3B、圖3C和圖3D是例示根據本公開的實施方式的半導體器件的制造方法的截面圖。