[發(fā)明專利]集成電路結構和存儲器

在審

• 申請?zhí)枺?/td>: 201811290078.6
• 申請日: 2018-10-31
• 公開（公告）號: CN111128281A
• 公開（公告）日: 2020-05-08
• 發(fā)明（設計）人: 金基鎬
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: G11C16/10
• 分類號: G11C16/10
• 代理公司: 北京律智知識產權代理有限公司 11438
• 代理人: 袁禮君;闞梓瑄

1.一種集成電路結構和存儲器，包括DQ端口，其特征在于，還包括：

第一區(qū)域，位于所述DQ端口的一側，配置有對應于所述DQ端口的：

第一電路，用于接收輸入數(shù)據(jù)，對輸入數(shù)據(jù)進行雙采樣處理，將串行數(shù)據(jù)轉換成四位并行數(shù)據(jù)，及對數(shù)據(jù)進行對齊操作；

第二電路，用于增強輸出數(shù)據(jù)的驅動能力，并輸出數(shù)據(jù)；

第二區(qū)域，位于所述第一區(qū)域的一側，配置有對應于所述DQ端口的：

第三電路，連接所述第一電路，用于將對齊后的所述四位并行數(shù)據(jù)變成八位并行數(shù)據(jù)，并增強八位并行數(shù)據(jù)的驅動能力；

流水線單元，連接所述第二電路，用于批量處理所述輸出數(shù)據(jù)；

中繼器，連接所述第三電路，還連接所述流水線單元，用于驅動所述輸入數(shù)據(jù)和輸出數(shù)據(jù)的長距離通信。

2.根據(jù)權利要求1所述的集成電路結構，其特征在于，所述DQ端口的數(shù)量包括多個，每一個所述DQ端口對應有一組所述第一電路、第二電路、第三電路和流水線單元；

每一組所述第一電路和第二電路共同配置于所述第一區(qū)域，每一組所述第三電路和流水線單元共同配置于所述第二區(qū)域；且多個所述流水線單元和多個所述第一電路都與所述中繼器通過數(shù)據(jù)線連接。

3.根據(jù)權利要求2所述的集成電路結構，其特征在于，還包括：

DM信號端口，與所述多個DQ端口沿第一方向排列；

其中，所述第一區(qū)域還配置有：對應于所述DM信號端口的所述第一電路和第二電路；

所述第二區(qū)域還配置有：對應于所述DM信號端口的所述第三電路和流水線單元；

其中，對應于所述DM信號端口的第三電路連接所述第一電路，還連接所述中繼器；對應于所述DM信號端口的第二電路連接所述流水線單元，還連接所述中繼器。

4.根據(jù)權利要求3所述的集成電路結構，其特征在于，其中，

所述第一電路包括：

所述接收單元，用于接收數(shù)據(jù)；

所述設置暫停延遲單元，連接所述接收單元，用于對數(shù)據(jù)進行雙采樣處理；

所述鎖存器，連接所述設置暫停延遲單元，用于對數(shù)據(jù)進行鎖存，并將串行數(shù)據(jù)轉換成四位并行數(shù)據(jù)；

所述四位對齊電路，連接所述鎖存器，用于將鎖存數(shù)據(jù)并行對齊；

所述第二電路包括：

所述發(fā)送單元，用于發(fā)送數(shù)據(jù)；

所述預驅動單元，連接所述發(fā)送單元，用于增強輸出數(shù)據(jù)的驅動能力；

所述預驅動控制單元，連接所述預驅動單元，還連接所述流水線單元；用于對預驅動電路進行邏輯控制；

所述第三電路包括：

所述八位預取電路，連接所述四位對齊電路，用于將對齊后的所述四位并行數(shù)據(jù)變成八位并行數(shù)據(jù)；

所述寫入驅動單元，連接所述預取電路，還連接所述中繼器，用于增強八位并行數(shù)據(jù)的驅動能力。

5.根據(jù)權利要求3所述的集成電路結構，其特征在于，每一組所述第一電路的接收單元、設置暫停延遲單元、鎖存器和四位對齊電路沿第二方向排列，每一組所述第二電路的發(fā)送單元、預驅動單元和預驅動控制單元也沿第二方向排列；所述第一方向和第二方向垂直。

6.根據(jù)權利要求4所述的集成電路結構，其特征在于，多個所述第三電路和多個所述流水線單元之間通過第一總線連接。

7.根據(jù)權利要求4所述的集成電路結構，其特征在于，多個所述第一電路和第二電路之間通過第二總線連接。

8.根據(jù)權利要求1所述的集成電路結構，其特征在于，所述中繼器采用雙向總線中繼器。

9.根據(jù)權利要求1所述的集成電路結構，其特征在于，還包括：

第三區(qū)域，配置有選通信號延遲單元，所述選通信號延遲單元用于接收選通信號進而發(fā)送給所述鎖存器。

10.一種存儲器，其特征在于，包括如權利要求1-9中任一項所述的集成電路結構。