[發明專利]集成電路結構和存儲器

在審

• 申請號: 201811290078.6
• 申請日: 2018-10-31
• 公開（公告）號: CN111128281A
• 公開（公告）日: 2020-05-08
• 發明（設計）人: 金基鎬
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: G11C16/10
• 分類號: G11C16/10
• 代理公司: 北京律智知識產權代理有限公司 11438
• 代理人: 袁禮君;闞梓瑄

本發明提供一種集成電路結構，包括DQ端口、第一區域和第二區域，第一區域位于DQ端口一側，配置有用于寫入的第一電路和用于讀取的第二電路，第二區域位于第一區域的一側，配置有用于寫入的第三電路、用于讀取的流水線單元和中繼器。本發明將讀寫電路分區域布置，減少了芯片版圖上全局數據線數量，從而減小了芯片面積和功耗；對讀寫數據線進行分離，減少了由連續性讀取轉為寫入或由連續性寫入轉為讀取時的時間間隙。

技術領域

本發明涉及集成電路技術領域，具體而言，涉及一種集成電路結構和存儲器。

背景技術

動態隨機存取存儲器(DRAM)在寫入時，需要將串行數據轉換成并行數據。一般來說在雙倍數據速率的動態隨機存取存儲器上，這種動作叫預取。為了實現該動作，常常需要布置大量線路。

由于芯片面積有限，線路過多且排布過于緊密容易發生耦合而相互影響。而且整體占用面積較大，增加了成本。因此，有必要對這種情況下的布局布線進行優化。

需要說明的是，在上述背景技術部分發明的信息僅用于加強對本發明的背景的理解，因此可以包括不構成對本領域普通技術人員已知的現有技術的信息。

發明內容

本發明的目的在于提供一種集成電路結構和存儲器，解決現有串行數據轉換成并行數據時產生大量全局數據線的問題。

根據本發明的一個方面，提供一種集成電路結構，包括DQ端口，還包括：

第一區域，位于所述DQ端口的一側，配置有對應于所述DQ端口的：第一電路，用于接收輸入數據，對輸入數據進行雙采樣處理，將串行數據轉換成四位并行數據，及對數據進行對齊操作；第二電路，用于增強輸出數據的驅動能力，并輸出數據；

第二區域，位于所述第一區域的一側，配置有對應于所述DQ端口的：第三電路，連接所述第一電路，用于將對齊后的所述并行數據變成八位并行數據，并增強八位并行數據的驅動能力；流水線單元，連接所述第二電路，用于批量處理所述輸出數據；中繼器，連接所述第三電路，還連接所述流水線單元，用于驅動所述輸入數據和輸出數據的長距離通信。

在本發明的一種示例性實施方式中，所述DQ端口的數量包括多個，每一個所述DQ端口對應有一組所述第一電路、第二電路、第三電路和流水線單元；

每一組所述第一電路和第二電路共同配置于所述第一區域，每一組所述第三電路和流水線單元共同配置于所述第二區域；且多個所述流水線單元和多個所述第一電路都與所述中繼器通過數據線連接。

在本發明的一種示例性實施方式中，所述集成電路還包括：

DM信號端口，與所述多個DQ端口沿第一方向排列；其中，所述第一區域還配置有：對應于所述DM信號端口的所述第一電路和第二電路；

所述第二區域還配置有：對應于所述DM信號端口的所述第三電路和流水線單元；其中，對應于所述DM信號端口的第三電路連接所述第一電路，還連接所述中繼器；對應于所述DM信號端口的第二電路連接所述流水線單元，還連接所述中繼器。

在本發明的一種示例性實施方式中，所述第一電路包括：接收單元，用于接收數據；設置暫停延遲單元，連接所述接收單元，用于對數據進行雙采樣處理；鎖存器，連接所述設置暫停延遲單元，用于對數據進行鎖存，并將串行數據轉換成四位并行數據；四位對齊電路，連接所述鎖存器，用于將鎖存數據并行對齊；

所述第二電路包括：發送單元，用于發送數據；預驅動單元，連接所述發送單元，用于增強輸出數據的驅動能力；預驅動控制單元，連接所述預驅動單元，還連接所述流水線單元；用于對預驅動電路進行邏輯控制；

所述第三電路包括：八位預取電路，連接所述四位對齊電路，用于將對齊后的所述并行數據變成八位并行數據；寫入驅動單元，連接所述預取電路，還連接所述中繼器，用于增強八位并行數據的驅動能力。