[發明專利]具有金屬柵極的半導體器件結構及其制備方法

在審

• 申請號: 201811289422.X
• 申請日: 2018-10-31
• 公開（公告）號: CN111128889A
• 公開（公告）日: 2020-05-08
• 發明（設計）人: 平延磊;楊瑞鵬;肖德元
• 申請（專利權）人: 芯恩（青島）集成電路有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238;H01L27/092;H01L29/49
• 代理公司: 上海光華專利事務所(普通合伙) 31219
• 代理人: 余明偉

本發明提供一種具有金屬柵極的半導體器件結構及其制備方法，包括如下步驟：1)提供一半導體襯底；2)于半導體襯底的表面形成第一偽柵極結構、第二偽柵極結構及介質層；3)去除第一犧牲柵材料層以形成第一溝槽，于第一溝槽內依次形成第一功函數金屬層及第一隔離層，并于第一溝槽內形成第一導電層；去除第二犧牲材料層以形成第二溝槽，于第二溝槽內依次形成第二功函數金屬層及第二隔離層，并于第二溝槽內形成第二導電層；第一導電層的材料及第二導電層的材料均包括鈷、鎳、含鈷化合物及含鎳化合物中的至少一種。本發明的可以顯著降低金屬柵極的電阻；不會對功率函數金屬層造成影響，使得半導體器件結構的功率函數值可控。

技術領域

本發明涉及半導體技術領域，特別是涉及一種具有金屬柵極的半導體器件結構及其制備方法。

背景技術

隨著半導體制造工藝中的特征尺寸(Critical Dimension，CD)的不斷減小，高介電常數金屬柵極(HKMG)已經替換了原有的多晶硅柵極，并普遍應用于45nm和32nm以及更小特征尺寸的工藝節點中。

現有的高介電常數金屬柵極中，一般采用鋁(Al)或鎢(W)填充作為導電層。然而，采用鋁進行間隙填充形成金屬柵極時，由于鋁具有較高的功率函數值(4.1eV)，在進行鋁填充時，一旦鋁擴散到PMOS的功率函數層(Workfunction，WF)，就會嚴重影響PMOS的功率函數值；因此，需要形成較厚氮化鈦(TiN)或氮化鉭(TaN)作為屏蔽隔離層以防止鋁的擴散，然而，形成較厚的屏蔽隔離層會對金屬柵的見習填充窗口及金屬柵極的電阻Rs造成不良的影響，從而影響器件的性能；采用鎢進行間隙填充形成金屬柵極時，反應氣體六氟化鎢(WF₆)中的氟或反應氣體中的硼會擴散至NMOS的功率函數層中，這將對NMOS的功率函數造成不良影響。綜上可知，無論是用鋁填充作為導電層還是采用鎢填充作為導電層均存在閾值電壓(Vt)不穩定且不可控的問題。

發明內容

鑒于以上所述現有技術的缺點，本發明的目的在于提供一種具有金屬柵極的半導體器件結構及其制備方法，用于解決現有技術中采用銅或鋁填充形成金屬柵極的導電層存在的上述問題。

為實現上述目的及其他相關目的，本發明提供一種具有金屬柵極的半導體器件結構的制備方法，所述具有金屬柵極的半導體器件結構的制備方法包括如下步驟：

1)提供一半導體襯底，所述半導體襯底包括PMOS區域及NMOS區域；

2)于所述半導體襯底的表面形成第一偽柵極結構、第二偽柵極結構及介質層；其中，所述第一偽柵極結構位于所述PMOS區域，所述第一偽柵極結構包括由下至上依次疊置的第一柵氧化層、第一柵間介電層及第一犧牲柵材料層；所述第二偽柵極結構位于所述NMOS區域，所述第二偽柵極結構包括由下至上依次疊置的第二柵氧化層、第二柵間介電層及第二犧牲柵材料層；所述介質層覆蓋所述PMOS區域及所述NMOS區域；

3)去除所述第一犧牲柵材料層以形成第一溝槽，于所述第一溝槽內依次形成第一功函數金屬層及第一隔離層，并于所述第一溝槽內形成第一導電層，所述第一柵氧化層、所述第一柵間介質層、所述第一功率數金屬層、所述第一隔離層及所述第一導電層共同構成第一金屬柵極；去除所述第二犧牲材料層以形成第二溝槽，于所述第二溝槽內依次形成第二功函數金屬層及第二隔離層，并于所述第二溝槽內形成第二導電層，所述第二柵氧化層、所述第二柵間介質層、所述第二功率數金屬層、所述第二隔離層及所述第二導電層共同構成第二金屬柵極；其中，所述第一導電層的材料及所述第二導電層的材料均包括鈷、鎳、含鈷化合物及含鎳化合物中的至少一種。

可選地，步驟3)包括如下步驟：

3-1)去除所述第一犧牲柵極材料層以形成所述第一溝槽；

3-2)于所述第一溝槽內及所述介質層的表面依次形成第一功率數金屬材料層及第一隔離材料層；

3-3)于所述第一溝槽內選擇性沉積形成第一導電材料層；