[發(fā)明專利]絕緣體上硅襯底、半導(dǎo)體裝置及其制造方法

有效

• 申請?zhí)枺?/td>: 201811278765.6
• 申請日: 2018-10-30
• 公開（公告）號: CN109727907B
• 公開（公告）日: 2021-07-27
• 發(fā)明（設(shè)計）人: 吳政達;曾國華;王志豪;杜友倫;喻中一
• 申請（專利權(quán)）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/762
• 分類號: H01L21/762
• 代理公司: 北京律盟知識產(chǎn)權(quán)代理有限責任公司 11287
• 代理人: 蔣林清

1.一種絕緣體上硅SOI襯底，其包括：

半導(dǎo)體襯底；及

多層多晶硅結(jié)構(gòu)，其在所述半導(dǎo)體襯底上方，所述多層多晶硅結(jié)構(gòu)包括：

多個多晶硅層，其彼此堆疊，其中所述多個多晶硅層包括N型摻雜多晶硅層或P型摻雜多晶硅層；及

原生氧化物層，其在所述多個多晶硅層的各相鄰對之間。

2.根據(jù)權(quán)利要求1所述的SOI襯底，其進一步包括所述多層多晶硅結(jié)構(gòu)上方的埋入氧化物層。

3.根據(jù)權(quán)利要求2所述的SOI襯底，其進一步包括所述埋入氧化物層上方的表面硅層。

4.根據(jù)權(quán)利要求1所述的SOI襯底，其中所述多晶硅層的數(shù)目在從2到6的范圍內(nèi)。

5.根據(jù)權(quán)利要求1所述的SOI襯底，其中所述多晶硅層的各者的裸片尺寸小于或等于0.1微米。

6.根據(jù)權(quán)利要求5所述的SOI襯底，其中所述多晶硅層的各者的所述裸片尺寸在從0.03微米到0.1微米的范圍內(nèi)。

7.根據(jù)權(quán)利要求1所述的SOI襯底，其中所述多層多晶硅結(jié)構(gòu)的厚度小于或等于3微米。

8.根據(jù)權(quán)利要求7所述的SOI襯底，其中所述多層多晶硅結(jié)構(gòu)的所述厚度在從0.6微米到3微米的范圍內(nèi)。

9.根據(jù)權(quán)利要求1所述的SOI襯底，其中所述一或多個原生氧化物層的厚度在從0.5納米到1.5納米的范圍內(nèi)。

10.一種半導(dǎo)體裝置，其包括：

絕緣體上硅SOI襯底，其包括：

高電阻率處置襯底；

多層富阱結(jié)構(gòu)，其在所述高電阻率處置襯底上方，所述多層富阱結(jié)構(gòu)包括：

多個富阱層，其彼此堆疊，其中所述多個富阱層不摻雜碳，所述多個富阱層包括N型摻雜多晶硅層或P型摻雜多晶硅層；及

阻障層，其在所述多個富阱層的各相鄰對之間；

絕緣層，其在所述多層富阱結(jié)構(gòu)上方；及

半導(dǎo)體組件，其在所述SOI襯底上方。

11.根據(jù)權(quán)利要求10所述的半導(dǎo)體裝置，其中所述富阱層的數(shù)目在從2到6的范圍內(nèi)。

12.根據(jù)權(quán)利要求10所述的半導(dǎo)體裝置，其中所述多個富阱層的各者包括多晶硅層。

13.根據(jù)權(quán)利要求10所述的半導(dǎo)體裝置，其中所述富阱層的各者的裸片尺寸在從0.03微米到0.1微米的范圍內(nèi)。

14.根據(jù)權(quán)利要求10所述的半導(dǎo)體裝置，其中所述多層富阱結(jié)構(gòu)的厚度在從0.6微米到3微米的范圍內(nèi)。

15.根據(jù)權(quán)利要求10所述的半導(dǎo)體裝置，其中所述一或多個阻障層包括原生氧化物層。

16.根據(jù)權(quán)利要求10所述的半導(dǎo)體裝置，其中所述一或多個阻障層的厚度在從0.5納米到1.5納米的范圍內(nèi)。

17.一種用于制造絕緣體上硅SOI襯底的方法，其包括：

接納半導(dǎo)體襯底；

使多層多晶硅結(jié)構(gòu)形成于所述半導(dǎo)體襯底上方，其中所述多層多晶硅結(jié)構(gòu)包括：

多個多晶硅層，其彼此堆疊，其中所述多個多晶硅層包括N型摻雜多晶硅層或P型摻雜多晶硅層；及

原生氧化物層，其在所述多個多晶硅層的各相鄰對之間；及

使埋入氧化物層及有源層形成于所述多層多晶硅結(jié)構(gòu)上方。

18.根據(jù)權(quán)利要求17所述的方法，其中通過將所述半導(dǎo)體襯底放置于含氧環(huán)境中而形成所述原生氧化物層。